QuartusⅡ81入門教程一個(gè)Verilog程序的編譯和功能仿真

1、Quartusn8.1入門教程（一個(gè)Verilog程序的編譯和功能仿真）Quartusn是Altera公司推出的專業(yè)EDA工具，支持原理圖輸入、硬件描述語言的輸入等多種輸入方式。硬件描述語言的輸入方式是利用類似高級程序的設(shè)計(jì)方法來設(shè)計(jì)出數(shù)字系統(tǒng)。接下來我們對這種智能的EDA工具進(jìn)行初步的學(xué)習(xí)。使大家以后的數(shù)字系統(tǒng)設(shè)計(jì)更加容易上手。菜單欄步：打開軟件快捷工具欄資源管理窗口任務(wù)管理窗口Sji弱.&Prasssh入EsdraIM口入Ini口入,田mr口Citic-alWairphj人Eira卜E用口舊言司%Fla。/|Me»agfl-:-_ft_£jl=La|Filei&

2、amp;wProjectAssignrweHtsProcessingToolsWindowPfojectNavioater公Hisraidv圖描會/口朝jgnUnit$信息欄iTaAw,-FIh*|CcirpildtMnEaliijy-K"ZuartusCcnpalBiLgnMier«rchy良SyriLA-i.115V>&wQuartusIIInftM-niijtlon同C的pi.1電DtEi.pi快捷工具欄：提供設(shè)置（setting）,編譯（compile）等快捷方式，方便用戶使用，用戶也可以在菜單欄的下拉菜單找到相應(yīng)的選項(xiàng)。菜單欄：軟件所有功能的控制選項(xiàng)

3、都可以在其下拉菜單中找到。信息欄：編譯或者綜合整個(gè)過程的詳細(xì)信息顯示窗口，包括編譯通過信息和報(bào)錯(cuò)信息。注意以下命名要一致。所建工程的保存路徑第二步：新建工程（file>newProjectWizard）1工程名稱：NewProjectWizard:Directory,Name,Top-LevelEntity工程名稱Whatistheworkingdiiectoryforthisproject?|C:DocimentsandSettingsLXQ畫面1國朦精品課程鍬件測試陋tiithenameofthisflioject?頂層模塊名（芯片級設(shè)計(jì)為實(shí)體名），要求與工程名稱相同Whatisth

4、ertanneofthelop-leveldesignen的forthisproject?Thisnamecasesensiln/eand的如叫rnatchtheentilynameinthedesignlile.UseExistingPrefectSettrgsJText)Finish取消2添加已有文件（沒有已有文件的直接跳過next）如果有已經(jīng)存在的件就在該過程中添加,軟件將直接將用戶添加的文件添加到程中。NewProjectWizard:AddFilespage2of5Setectthedesignhiesyou*32includeintheproiect.ClickAddAlltoad

5、dalldesignfilesintheprojectdirectorytothsproject.Wote:youcanallwaysadddesignfilestotheprojectlatar,Speedythepathnamesolanj/non-defaultlibraries.IJerLibraoes快速搜索所需的芯片ShowinAvailabledevice1liFandy:佰晶heIIDevices:|AlPackage:TaigetdeviceRncoirt：|AnySpedgrade：AnyAutodeviceselectedbytheFitter金Specilicdevic

6、eselectedinAvailabledevices1list*Showadvanceddevices選擇芯片Availabledevices:NameCairev.LIEsEPX70FS7X71.A'6841GEP2C70F672CS1.2V68416EPX70F673S1.2V6國16EP2C70FS96C61.2V6B416EP2C70Fa96C71.2V68416EPX70F996CR1.2V66416EP2C70FS96I81.2V6S416UserI/.222222Mcpnor.|Embmd.1152000300115200030011520003001152000300

7、115200030011520003001152000300<BackJMext>-Finish|載滿3選擇芯片型號（我們選擇MAX3000A系列下的EPM3256AQC208-10芯片）（注：如果不下載到開發(fā)板上進(jìn)行測試，這一步可以不用設(shè)置）MewProjectWizard:Family&DeviceSettingspage3of5'amilyanddeviceyouwanttotagetEcompilation.>"CompaniondeviceH"qpfIPLimitDSP&RAMtoHardCopydeviceresourc

8、e<BackIHistFinish|取消4選擇仿真，綜合工具（第一次實(shí)驗(yàn)全部利用quartus做，三項(xiàng)都選None,然后next）選擇第三方綜合工具，如果使用Quartus內(nèi)部綜合工具貝U選擇none選擇第三方仿真工具，如果使用Quartus內(nèi)部仿真工具貝U選擇none選擇時(shí)序分析儀5工程建立完成（點(diǎn)finish）NewProjectWizard:Summarypage5of5J|XWhenyoucfcckFinish,theprojectwillbecieatedwiththefollowingsettings:Projectdirecloiry:E：/LXQ店1家精品課程原件SM試/

9、Projet*name：Top-leveldesignentity:Numberoffifesadded:Numberofurlibraii&$added：Deviceassignments:Familyname;Device:.EDAtools:Designenitry/synthesis:Simulation;Timinganalysis:Operatingcondition:Corevoltage:JunctionlemperMurerange:Mttest00CjKloneIIEP2C70FE96CS<None>、N。飽<None>1.2VBackIHe

10、st'Finishj|nimjiimaiiimunr|工程建立完成，該窗口顯示所建立工程所有的芯片，其他第三方EDA工具選擇情況,以及模塊名等等信息。取消第三步：添加文件（file>new>VHDL巾la,新建完成之后要先保存。New區(qū)SOPCBuilderSystemA-DesignFilesAHDLFileElockDiogram/SchenftaticFileedifFilm我們選擇VerilogHDLFil破計(jì)文件格式既選擇Verilog文本輸入形式StateMachineFile-SystemVerilogHDLFileTelScrptFileVerilogHDL

11、FileVHDLFile- MemoiyFilesHexadecimal(InbekFcimatFileMemoiyIriit值li犯lionFile- Verification/DebuggingFilesIn-Sy?tenriSources日ndProbesFileLogicAnswerInlerfaceFileSignalTapIILogicAnalyzerFileVectorWaveformFile- OtherFilecAHDLIncludeFileBlockSymbolFileChainDescriptionFileSiopsysDesignConstraintsFileTmFil

12、eOKCencel第四步：編寫程序以實(shí)現(xiàn)一個(gè)與門和或門為例，Verilog描述源文件如下:moduletest(a,b,out1,out2);inputa,b;Outputout1,out2;assignout1=a&b;assignout2=a|b;endmodule然后保存源文件;第五步：檢查語法（點(diǎn)擊工具欄的這個(gè)按鈕(startAnalysis&synthesis)語法檢查成功，沒有error級別以上的錯(cuò)誤Fl3"Status0口碎©電Efful-Quu-tu.3IIVersion9.0Build132testTop_levalEntityMom.tt

13、stFahilytyelgeIIDevimEP2C2就娥$TimmNodelxFinelMettitdn零requirements町ATot.el!slamAiitE2Totalccrfnbinali&nd.funcIions2FriLil2209H202011:02/25/2009SJFidlVtr3ianpin'sbitsipli9-biteliarientEDedicattdlog:i?曠電riotersTotSilrttg_1stersTntAlfiiQ4flQ點(diǎn)擊確定完成語法檢查第六步：(鎖定引腳，點(diǎn)擊工具欄的部”(pinplanner)(注：如果不下載到開發(fā)板上進(jìn)行

14、測試，引腳可以不用分配)該窗口顯示了語法檢查后的詳細(xì)信息，包括所使用的io口資源的多少等內(nèi)容，相應(yīng)的英文名大家可以自己查閱版QiiamtsII.F:/l煙國京楮品課卷改件例曲test-皿(PinPldnnef|口園岡Hedit<e1.'-.PnxEssngjaota宣ndoveNamed"r|Node111alm<<rwrcde»TapPw*-WireBandCycloneIhEP2C70FSWC6J-7.""：lH，"：lAGOO占博門wosoy芯0門整修©oo;00000000-呂啟邁更一goooek-j

15、DgQ飛ocrl.-caAoo§陟QQOO&AQO0009口白白口昌7-Oftveoo06A-QA&*&§口£OQOOQO由O-0GQtfooliH-uGodovad白000口宣由白&心000000魚v08o0g58DC-O口GOc-siaQ口口asrxkx,l.9NamedJ三黜EdfcXQ第七步：整體編譯（工具欄的按鈕(startComplilation)FlawStttmIIVersionTop-levelEntityITam電FinilyDeviceTiming,Hodel5Succtsful-Tri于血2209：37：SB

16、20119.0Eu11da留儂儂的打皿1Fce困該窗口給出綜合后代碼的資源使-t用情況既芯片型號等等信息。CyclofitIIEP2C70F896C6/FinalH*ttimaD£r4>quir*n*ntETotil1&giceltinenlET/talcvmlbanittiondLfunctionsDedicatedlogicregisteisrigisltrsTotalpinsT«i2/68,416(<1X)2/脆416(<1%)Cg416(0%)04/622(<1%)Totb1varlullpinsTotalmemorybitsEmbe

17、ddl«dH1£Ltiplier9-hiITotalPLLs00/LI路00。(OK)電lEf30/300(0%)0/4(0%)選擇為使用端口選項(xiàng)卡第八步：功能仿真（直接利用quratus進(jìn)行功能仿真）1將仿真類型設(shè)置為功能仿真(Assignments>setting>SimulatorSettings>下拉>Function)SettirigstestCaWgoy；GenaalFilesLibranesDevice£OpsiabngSelbngsandConiikins£CcimldtimProcfr話SetlingsS

18、3;DATealSBlbng?DesignErtiy/S)nlhMisSjmdabonTimriqAn日憫5FoundVrrificalionPtvsicdlSjrthewBoard-Level習(xí)Anm忌ISynlhesisSetiinVHDLInpuiVericigHDLInpaDefediPrameiersARei$enings-dTinningSelbngsTinneQueslTirringAnalyzer-ClassiDIrnngAnalzefSalthgsClassicTimingAnaizarRepoiA-erriUer0白富01題中atariSignailapIILogicAn電

19、加erLogicAnalyzerInterlace3SiiruliSVarSettingsSimijIdbonVeiilicaionSmjlalionOiipUlFilesPowerPlaPovwrAndyzierSettingsSSNAralrzeiFunctional表布功能仿真,既不包括時(shí)序SinvulatioiSothrtqsSelect苗mul己ligri0匹殖掌4日屈s,timinng表不時(shí)序仿真。加入線及寄存器的延時(shí)信息fiml厚kn忖d:|FuncgnalSimuldlionroul,愷罡一iTrmqusin-F白乳TimriqModalSimdaljonpeiiofl-齒Ru

20、narmjabonuntilalvectorsbmiJiareu&edEnd士訊心砧匕atpis£Ekchlikciingopflions川療MoreSaltings.DascriplionSpecifies收i即eofsimuliwioperteimfatheemrentSimiJaiiengas.2建立一個(gè)波形文件:(new>VectorWaveformFile)NewSOPCBuilderSystem-DesignFilesAHDLFileBHockDiagram/SchematicFileEDIFFileStateMachineFileSysterrVerilo

21、gHDLFileTclSctptFileVerilogHDLFileVHDLFile-MemorvFilesHexadecimal(Intftl-FormatJFileMemoirInitializalicnFile-Vftrification?DebuggingFilesIn-SvslemSourcesandProbeiFileLogicAnalyserInterfaceFileSiignalTmpIILogicAnalyzerFileVectorWaveformFile添加波形文件作為信號輸出文件，以便觀察信號的輸出情況-OtherFilesAHDLIncludeFileBlockSymb

22、olFileChaindescriptionFileSynopsesDesign匚anstr己inbsFileTextFile然后導(dǎo)入引腳（雙擊NameF面空白區(qū)域>NodeFinder>list>點(diǎn)擊雙擊彈出右邊的對話框MasterTimeBar:Naiaieat14.06m14.075mNodeFinderLookin:NodesFound:emaNloloADutyidh：1口咖I即g哥cq由couhlbinaycountCancelValue犧;Starthde:點(diǎn)擊產(chǎn)生端口列表|Fler:|Pins:allCustomize.hsertNodeorBus點(diǎn)擊如下圖添

23、加信號.I三"IncludesubenStiesSelectedNodes:接下來設(shè)置激勵信號（單擊叵:>°>選擇，3>Timing>Multipliedby1）設(shè)置仿真的開始及結(jié)束時(shí)間設(shè)置輸入信號周期我們自定義的輸入信號設(shè)置b信號源的時(shí)候類同設(shè)置a信號源，最后一步改為Multipliedby2MasterTimeBae100.0ns15i6rsInterval：碘4MStart:0p$Valueat1Q0.0nsps20.tjm虬,ns6C.0ns80.0ns100.】100.0】然后要先生成仿真需要的網(wǎng)表（工具欄processing>GenerateFunctionalSimulationNetlist»Quartusu"|=ieEatVie-.2r句EG.sagrYrrenisTqoJsWiridowHeipE"UCQ/國家