第八章 可編程邏輯器件

1、2022-5-8第八章第八章 可編程邏輯器件可編程邏輯器件計(jì)算機(jī)學(xué)院計(jì)算機(jī)學(xué)院王玲玲王玲玲2022-5-8數(shù)字?jǐn)?shù)字系統(tǒng)系統(tǒng)專用集成電路專用集成電路ASIC(Application Sepecific Integrated Circuit)可編程邏輯器件可編程邏輯器件PLD ()片上系統(tǒng)片上系統(tǒng)SoC ()2022-5-8 簡(jiǎn)單可編程邏輯器件簡(jiǎn)單可編程邏輯器件SPLDSPLD 可編程只讀存儲(chǔ)器（可編程只讀存儲(chǔ)器（EPROMEPROM） 現(xiàn)場(chǎng)可編程邏輯陣列（現(xiàn)場(chǎng)可編程邏輯陣列（FPLAFPLA） 可編程陣列邏輯（可編程陣列邏輯（PALPAL） 通用陣列邏輯（通用陣列邏輯（GALGAL） 復(fù)雜可編程

2、邏輯器件復(fù)雜可編程邏輯器件CPLDCPLD 現(xiàn)場(chǎng)可編程邏輯器件現(xiàn)場(chǎng)可編程邏輯器件FPGAFPGA2022-5-8 利用利用EDAEDA工具，采用工具，采用可編程邏輯器件可編程邏輯器件，通過設(shè)計(jì)芯片來實(shí)，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能。稱為基于芯片的設(shè)計(jì)方法?，F(xiàn)系統(tǒng)功能。稱為基于芯片的設(shè)計(jì)方法?？删幊踢壿嬈骷O(shè)計(jì)電路過程如圖所示：可編程邏輯器件設(shè)計(jì)電路過程如圖所示： 電電 路方路方 設(shè)案設(shè)案 計(jì)計(jì)設(shè)設(shè)計(jì)計(jì)輸輸入入優(yōu)優(yōu)化化電電路路選選擇擇器器件件編編程程 器時(shí)器時(shí) 件序件序 功檢功檢 能查能查2022-5-82022-5-8五、PLD的基本結(jié)構(gòu)與門與門陣列陣列乘積項(xiàng)乘積項(xiàng)輸入輸入電路電路輸入信號(hào)輸入信

3、號(hào)互補(bǔ)互補(bǔ)輸入輸入輸出函數(shù)輸出函數(shù)反饋輸入信號(hào)反饋輸入信號(hào)可直接可直接輸出輸出也可反饋到輸入也可反饋到輸入 輸出既可以是低電平有輸出既可以是低電平有效，又可以是高電平有效。效，又可以是高電平有效?；蜷T或門陣列陣列和項(xiàng)和項(xiàng)輸出輸出電路電路PLDPLD主體主體 可由或陣列直接輸出，可由或陣列直接輸出，構(gòu)成組合；構(gòu)成組合； 通過寄存器輸出，通過寄存器輸出，構(gòu)成時(shí)序方式輸出。構(gòu)成時(shí)序方式輸出。2022-5-8可編程只讀存儲(chǔ)器（EPROM）它包含一個(gè)固定的“與”陣列和一個(gè)可編程的“或”陣列。 或陣列（可編程） 與陣列（固定）I2O2O0O1P0P1P2P3P4P5P6P7I0I1O0=I2I1I0+I2

4、I1I0+I2I1I0+I2I1I0O1=I2I1I0+I2I1I0+I2I1I0+I2I1I0O2=I2I1I0+I2I1I0+I2I1I02022-5-8(Field )它出現(xiàn)于它出現(xiàn)于2020世紀(jì)世紀(jì)7070年代。年代。組合組合FPLAFPLA時(shí)序時(shí)序FPLAFPLAFPLAFPLA由由可編程可編程的的與與邏輯陣列和邏輯陣列和可編程可編程的的或或邏輯陣列組成。邏輯陣列組成。2022-5-8一、組合邏輯型一、組合邏輯型FPLAFPLA2022-5-8二、時(shí)序邏輯型二、時(shí)序邏輯型FPLAFPLA2022-5-82022-5-88.3.2 PAL8.3.2 PAL的幾種輸出電路結(jié)構(gòu)和反饋形式的

5、幾種輸出電路結(jié)構(gòu)和反饋形式其輸出端只能用作輸出使用。其輸出端只能用作輸出使用。用途：產(chǎn)生組合邏輯電路用途：產(chǎn)生組合邏輯電路2022-5-88.3.2 PAL8.3.2 PAL的幾種輸出電路結(jié)構(gòu)和反饋形式的幾種輸出電路結(jié)構(gòu)和反饋形式用途：用途：組合邏輯電路，組合邏輯電路，有三態(tài)控制可實(shí)現(xiàn)有三態(tài)控制可實(shí)現(xiàn)總線總線連接連接可將輸出作可將輸出作輸入輸入用用2022-5-8用途：產(chǎn)生時(shí)序邏輯電路用途：產(chǎn)生時(shí)序邏輯電路8.3.2 PAL8.3.2 PAL的幾種輸出電路結(jié)構(gòu)和反饋形式的幾種輸出電路結(jié)構(gòu)和反饋形式2022-5-8時(shí)序邏輯電路時(shí)序邏輯電路還可便于對(duì)還可便于對(duì)“與與- -或或”輸出求反輸出求反8.

6、3.2 PAL8.3.2 PAL的幾種輸出電路結(jié)構(gòu)和反饋形式的幾種輸出電路結(jié)構(gòu)和反饋形式2022-5-88.3.2 PAL8.3.2 PAL的幾種輸出電路結(jié)構(gòu)和反饋形式的幾種輸出電路結(jié)構(gòu)和反饋形式2022-5-8時(shí)序邏輯電路時(shí)序邏輯電路可產(chǎn)生可產(chǎn)生A A、B B的十六種算術(shù)、邏輯運(yùn)算的十六種算術(shù)、邏輯運(yùn)算2022-5-8采用采用電可擦除的電可擦除的CMOSCMOS制作制作，可以用電壓信號(hào)擦除并可，可以用電壓信號(hào)擦除并可重新編程。重新編程。可可編程編程“與與”陣列陣列 + + 固定固定“或或”陣列陣列 + + 可編程輸出電路可編程輸出電路可編程輸出邏輯宏單元可編程輸出邏輯宏單元通過編程可以將通過

7、編程可以將GALGAL設(shè)置成不同的工作模式。設(shè)置成不同的工作模式。2022-5-8GAL16V82022-5-88.4.2 8.4.2 輸出邏輯宏單元輸出邏輯宏單元OLMCOLMC數(shù)據(jù)選擇器2022-5-8SYNSYN：同步控制字同步控制字 1 1位，八個(gè)輸出邏輯宏單元共用；位，八個(gè)輸出邏輯宏單元共用；AC0AC0：結(jié)構(gòu)控制字結(jié)構(gòu)控制字 1 1位，八個(gè)輸出邏輯宏單元共用；位，八個(gè)輸出邏輯宏單元共用；AC1(n)AC1(n)：結(jié)構(gòu)控制字結(jié)構(gòu)控制字 8 8位，每個(gè)輸出邏輯宏單元一個(gè)；位，每個(gè)輸出邏輯宏單元一個(gè)；XOR(n) XOR(n) ：極性控制字極性控制字 8 8位，每個(gè)輸出邏輯宏單元一個(gè)；位

8、，每個(gè)輸出邏輯宏單元一個(gè)；PTPT：乘積項(xiàng)禁止控制字乘積項(xiàng)禁止控制字 6464位，每個(gè)與門一個(gè)。位，每個(gè)與門一個(gè)。GAL16V8GAL16V8的結(jié)構(gòu)控制字的結(jié)構(gòu)控制字 PT(PT(乘積項(xiàng)乘積項(xiàng)) )禁止位禁止位32 32 位位XOR(n)XOR(n)4 4 位位ACAC0 01 1位位結(jié)構(gòu)控制結(jié)構(gòu)控制ACAC1 1(n)(n)8 8 位位SYNSYN1 1位位XOR(n)XOR(n)4 4 位位PT(PT(乘積項(xiàng)乘積項(xiàng)) )禁止位禁止位32 32 位位PT63PT63PT31PT31PT32PT32PT0PT0 82 82位位12 13 14 1516 17 18 1912 192022-5-

9、8結(jié)構(gòu)控制字及其功能：結(jié)構(gòu)控制字及其功能：（1 1） 同步位同步位SYNSYN 確定確定GALGAL器件的輸出模式：當(dāng)器件的輸出模式：當(dāng)SYN=0SYN=0 時(shí)，器件具有時(shí)，器件具有寄存器型輸出寄存器型輸出能力；能力；當(dāng)當(dāng)SYN=1 SYN=1 時(shí)，器件具有時(shí)，器件具有純組合型輸出純組合型輸出能力。能力。（2 2）結(jié)構(gòu)控制位）結(jié)構(gòu)控制位ACAC0 0 這一位對(duì)于這一位對(duì)于8 8個(gè)個(gè)OLMCOLMC是公共的，它與是公共的，它與OLMCOLMC各自的各自的ACAC1 1（n n）配合，）配合，控制各個(gè)多路開關(guān)?？刂聘鱾€(gè)多路開關(guān)。（3 3）結(jié)構(gòu)控制位）結(jié)構(gòu)控制位ACAC1 1（n n） 共有共有8

10、8位，每個(gè)位，每個(gè)OLMCOLMC（n n）有單獨(dú)的）有單獨(dú)的ACAC1 1（n n）。對(duì)）。對(duì)GAL16V8GAL16V8來說，來說， n n 為為 1219 1219 。（4 4）極性控制位）極性控制位XORXOR（ n n） 用于控制輸出信號(hào)的極性。當(dāng)用于控制輸出信號(hào)的極性。當(dāng)XORXOR（ n n）= 0= 0 時(shí)，輸出信號(hào)低有效；時(shí)，輸出信號(hào)低有效；當(dāng)當(dāng)XORXOR（ n n）= 1= 1 時(shí)，輸出信號(hào)高有效。時(shí)，輸出信號(hào)高有效。（5 5）乘積項(xiàng)禁止位）乘積項(xiàng)禁止位PTPT 共共6464位，分別控制與門陣列中的位，分別控制與門陣列中的64 64 個(gè)乘積項(xiàng)，以便屏蔽某些不用的乘積項(xiàng)。個(gè)

11、乘積項(xiàng)，以便屏蔽某些不用的乘積項(xiàng)。2022-5-8高有效高有效0 1 0 10 1 0 11 1腳為腳為CKCK，1111為為OEOE低有效低有效寄存器型寄存器型輸出輸出0 1 0 00 1 0 0高有效高有效0 1 1 10 1 1 11 1腳為腳為CKCK，1111為為OEOE，至，至少另有一個(gè)少另有一個(gè)OLMCOLMC是寄存是寄存器型輸出器型輸出低有效低有效時(shí)序電路中的時(shí)序電路中的組合輸出組合輸出0 1 1 00 1 1 0高有效高有效1 1 1 11 1 1 11 1腳和腳和1111為數(shù)據(jù)輸入，三為數(shù)據(jù)輸入，三態(tài)門的選通信號(hào)是第一乘態(tài)門的選通信號(hào)是第一乘積項(xiàng)積項(xiàng)低有效低有效反饋反饋組合

12、輸出組合輸出1 1 1 01 1 1 0高有效高有效1 0 0 11 0 0 11 1腳和腳和1111為數(shù)據(jù)輸入，三為數(shù)據(jù)輸入，三態(tài)門總是選通態(tài)門總是選通低有效低有效專用專用組合輸出組合輸出1 0 0 01 0 0 01 1腳和腳和1111為數(shù)據(jù)輸入，三為數(shù)據(jù)輸入，三態(tài)門禁止態(tài)門禁止專用輸入模式專用輸入模式1 0 1 1 0 1 備備 注注輸出極性輸出極性配配 置置 功功 能能SYN ACSYN AC0 0 ACAC1 1(n) XOR(n)(n) XOR(n)OLMC OLMC 的的 配配 置置 控控 制制2022-5-82022-5-82022-5-8與與PALPAL、GALGAL相比，相

13、比，CPLDCPLD的的集成度更高集成度更高，有，有更多更多的的輸入端輸入端、乘積項(xiàng)乘積項(xiàng)和更多的和更多的宏單元宏單元；每個(gè)塊之間可以使用每個(gè)塊之間可以使用可編程內(nèi)部連線可編程內(nèi)部連線( (或者稱為可編或者稱為可編程的開關(guān)矩陣程的開關(guān)矩陣) )實(shí)現(xiàn)相互實(shí)現(xiàn)相互連接連接。CPLDCPLD器件內(nèi)部含有多個(gè)器件內(nèi)部含有多個(gè)邏輯塊邏輯塊GLBGLB，每個(gè)邏輯塊都，每個(gè)邏輯塊都相當(dāng)于一個(gè)相當(dāng)于一個(gè)GALGAL器件器件; ;2022-5-8 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 可 編 程 內(nèi) 部 連 線 矩 陣 I/O I/O 2022-5-8 全局布線池通用邏輯塊GLBI/O

14、端口輸出布線池ispLSI1032E 內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu)2022-5-88.7 8.7 現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列FPGAFPGA1. FPGA1. FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)FPGA ：采用采用CMOS工藝，結(jié)構(gòu)為工藝，結(jié)構(gòu)為LCA（邏輯單（邏輯單 元陣列），可重復(fù)編程器件。屬于大規(guī)模、元陣列），可重復(fù)編程器件。屬于大規(guī)模、 高密度高密度PLD。其集成度可達(dá)百萬門以上。其集成度可達(dá)百萬門以上。FPGA可編程互連資源可編程互連資源 IRIR輸入輸出模塊輸入輸出模塊I/OBI/OB可編程邏輯模塊可編程邏輯模塊CLBCLB2022-5-8CLBIOBIOBIOBIOBIOBIOBIOBIOB

15、IOBIOBIOBIOBCLBCLBCLBCLBCLB可編程輸入輸出塊可組態(tài)邏輯塊可編程互連資源PI2022-5-8可以設(shè)置為輸入可以設(shè)置為輸入/ /輸出；輸出；輸入時(shí)可設(shè)置為：同步（經(jīng)觸發(fā)器）輸入時(shí)可設(shè)置為：同步（經(jīng)觸發(fā)器） 異步（不經(jīng)觸發(fā)器）異步（不經(jīng)觸發(fā)器）輸入輸出模塊輸入輸出模塊I/OBI/OB2022-5-8可編程邏輯模塊可編程邏輯模塊CLBCLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路將許多將許多CLB組合起來，可形成大系統(tǒng)組合起來，可形成大系統(tǒng)2022-5-8組合邏輯電路的組合邏輯電路的3 3種不同的組態(tài)種不同的組態(tài) 這種通用的

16、模塊由這種通用的模塊由N N溝道溝道MOSMOS管和管和CMOSCMOS反相器組成，輸出反相器組成，輸出與輸入間的函數(shù)關(guān)系由編程控制信號(hào)決定。與輸入間的函數(shù)關(guān)系由編程控制信號(hào)決定。2022-5-8將將編程控制信號(hào)編程控制信號(hào)與與函數(shù)對(duì)應(yīng)關(guān)系函數(shù)對(duì)應(yīng)關(guān)系列成函數(shù)表，在編程過程中通列成函數(shù)表，在編程過程中通過過查表查表即可找出所需的編程數(shù)據(jù)。即可找出所需的編程數(shù)據(jù)。圖中圖中NMOS管構(gòu)成通用管構(gòu)成通用邏輯模塊。邏輯模塊。A、B是兩個(gè)是兩個(gè)輸入變量，輸入變量，F(xiàn)為輸出邏輯為輸出邏輯函數(shù)，函數(shù)，C0、 C1、 C2、 C3是編程控制信號(hào)，它是編程控制信號(hào)，它們接們接NMOS管的漏極。管的漏極。2022

17、-5-8查找表（查找表（LUT）就是一個(gè)有）就是一個(gè)有N根，一般是根，一般是4根地址線的根地址線的16x1的的RAM存儲(chǔ)器。存儲(chǔ)器。（存儲(chǔ)容量取決于輸入數(shù)量，（存儲(chǔ)容量取決于輸入數(shù)量，N個(gè)輸入的邏輯函個(gè)輸入的邏輯函數(shù)，需要數(shù)，需要2N容量的容量的SRAM來實(shí)現(xiàn)。來實(shí)現(xiàn)。）工作原理：工作原理：當(dāng)用戶通過原理圖或當(dāng)用戶通過原理圖或HDL 語言描述了一個(gè)語言描述了一個(gè)4輸入輸入的邏輯電路后，的邏輯電路后，EDA軟件就會(huì)按設(shè)計(jì)要求軟件就會(huì)按設(shè)計(jì)要求自動(dòng)計(jì)算自動(dòng)計(jì)算邏輯電路的邏輯電路的所有可能的結(jié)果，所有可能的結(jié)果，并把該結(jié)果事先寫入這個(gè)并把該結(jié)果事先寫入這個(gè)RAM存儲(chǔ)器存儲(chǔ)器。這樣，。這樣，當(dāng)輸入變量

18、作為當(dāng)輸入變量作為RAM的地址信號(hào)輸入時(shí)，預(yù)期的結(jié)果（輸出邏的地址信號(hào)輸入時(shí)，預(yù)期的結(jié)果（輸出邏輯函數(shù)）就作為輯函數(shù)）就作為RAM的存儲(chǔ)數(shù)據(jù)輸出了。的存儲(chǔ)數(shù)據(jù)輸出了。（查找表存儲(chǔ)組合邏查找表存儲(chǔ)組合邏輯值輯值）2022-5-8例：一個(gè)例：一個(gè)4 4輸入與門組合邏輯函數(shù)輸入與門組合邏輯函數(shù)2022-5-8CLBCLB中的存儲(chǔ)電路中的存儲(chǔ)電路2022-5-8可編程互連資源可編程互連資源 IRIR2022-5-8uCPLD/FPGA是是80年代初期開始發(fā)展起來的一種數(shù)字電子年代初期開始發(fā)展起來的一種數(shù)字電子器件開發(fā)與設(shè)計(jì)技術(shù)，是目前電子設(shè)計(jì)領(lǐng)域中器件開發(fā)與設(shè)計(jì)技術(shù)，是目前電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)最

19、具活力和發(fā)展前途展前途的一項(xiàng)技術(shù)。的一項(xiàng)技術(shù)。uCPLD/FPGA內(nèi)部具有大量組成數(shù)字電路的最小單元內(nèi)部具有大量組成數(shù)字電路的最小單元門電路，而這些門電路門電路，而這些門電路并沒有固定怎樣連接并沒有固定怎樣連接，門電路的連接，門電路的連接可可通過編程通過編程的方法加以的方法加以設(shè)計(jì)設(shè)計(jì)，同時(shí)輸入，同時(shí)輸入/輸出腳的連接可自己輸出腳的連接可自己設(shè)置，故這種電路給我們帶來了極大的方便。設(shè)置，故這種電路給我們帶來了極大的方便。復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件CPLD/FPGACPLD/FPGA特點(diǎn)特點(diǎn)2022-5-8uCPLDCPLD集成度相對(duì)小一點(diǎn)，多用于集成度相對(duì)小一點(diǎn)，多用于2 2萬門萬門

20、規(guī)模規(guī)模以下以下的設(shè)計(jì)，的設(shè)計(jì)，適適合實(shí)現(xiàn)較復(fù)雜的組合邏輯合實(shí)現(xiàn)較復(fù)雜的組合邏輯，如編、譯碼設(shè)計(jì)。，如編、譯碼設(shè)計(jì)。uFPGAFPGA，集成度較高，內(nèi)部觸發(fā)器多，多用于，集成度較高，內(nèi)部觸發(fā)器多，多用于1 1萬門以上萬門以上的大的大規(guī)模系統(tǒng)設(shè)計(jì)，規(guī)模系統(tǒng)設(shè)計(jì)，適合做復(fù)雜的時(shí)序邏輯設(shè)計(jì)適合做復(fù)雜的時(shí)序邏輯設(shè)計(jì)，如數(shù)字信號(hào)處理，如數(shù)字信號(hào)處理和各種算法。和各種算法。 目前目前FPGA的單片集成度已超過的單片集成度已超過1千萬門，可以在這種高集成千萬門，可以在這種高集成度的度的FPGA芯片上設(shè)計(jì)芯片上設(shè)計(jì)CPU/DSP。FPGAFPGA與與CPLDCPLD的區(qū)別的區(qū)別2022-5-8編程技術(shù)與數(shù)據(jù)易

21、失性編程技術(shù)與數(shù)據(jù)易失性通常通常FPGAFPGA采用采用SRAMSRAM進(jìn)行功能配置，可以重復(fù)編程，但進(jìn)行功能配置，可以重復(fù)編程，但系統(tǒng)掉電后，系統(tǒng)掉電后，SRAMSRAM中的數(shù)據(jù)丟失。因此，需在中的數(shù)據(jù)丟失。因此，需在FPGAFPGA外外加加EPROMEPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動(dòng)將，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入數(shù)據(jù)引入SRAMSRAM中。中。而一般而一般CPLDCPLD器件采用器件采用EEPROMEEPROM存儲(chǔ)技術(shù)，可重復(fù)編程，存儲(chǔ)技術(shù)，可重復(fù)編程，且系統(tǒng)掉電后，且系統(tǒng)掉電后，EEPROMEEPROM中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)

22、的保密。的保密。2022-5-8ProviderProductDescriptionEDA ToolAlteraCPLD：MAX； FPGA：FLEX ， APEX，Cyclone，Stratix One of the 3 biggest PLD providers in the world.Reprogrammable PLDMAX+PLUS （第（第三代），三代）， Quartus （第四代）（第四代）Xilinx賽靈思CPLD：CoolRunner，XC9500；FPGA：XC4000 ，Virtex，SpartanOne of the 3 biggest PLD providers in the world. The inventer of FPGA.Reprogrammable PLDFoundation（早期早期的開發(fā)工具的開發(fā)工具 ），ISELattice萊迪思高密度高密度PLD：ispLSI，ispMACH； 低密度低密度PLD：ispGAL/PAL， ispGDX，ispGDSOne of the 3 biggest PLD providers in the world. The inventer of ISP technology, GAL.ispDesignEXPERT，ispLEVER（2002年年新推出）新推出） ActeleX，MX，SX/SX-A T