EDA技術(shù)實(shí)用教程(潘松第5版)-第1、2章

1、EDA技術(shù)實(shí)用教程技術(shù)實(shí)用教程 任課教師：韋艷霞EDA技術(shù)實(shí)用教程技術(shù)實(shí)用教程本課程安排：本課程安排： 學(xué)時(shí)：56學(xué)時(shí)（課堂教學(xué)48學(xué)時(shí)，上機(jī)實(shí)驗(yàn)8學(xué)時(shí)）課堂教學(xué)內(nèi)容：課堂教學(xué)內(nèi)容：u第一章概述u第二章EDA設(shè)計(jì)流程及工具u第三章VHDL設(shè)計(jì)初步u第四章VHDL設(shè)計(jì)進(jìn)階教學(xué)目的：教學(xué)目的： 了解一類(lèi)器件，掌握一門(mén)設(shè)計(jì)語(yǔ)言，熟悉一種設(shè)計(jì)工具。第一章概述u1.1EDA技術(shù)及其發(fā)展u1.2硬件描述語(yǔ)言HDLu1.3EDA設(shè)計(jì)方法u1.4EDA發(fā)展趨勢(shì)1.1EDA技術(shù)及其發(fā)展u什么是EDA？EDA（Electronic Design Automation）是電子設(shè)計(jì)自動(dòng)化的縮寫(xiě)。它是一種實(shí)現(xiàn)電子系統(tǒng)或

2、電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)。具體來(lái)說(shuō)，EDA技術(shù)就是依賴(lài)功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、簡(jiǎn)化、分割、綜合、優(yōu)化和仿真測(cè)試，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。1.1EDA技術(shù)及其發(fā)展u EDA的發(fā)展:三個(gè)階段特點(diǎn)應(yīng)用第一階段：以CAD為代表利用計(jì)算機(jī)取代手工，輔助進(jìn)行20世紀(jì)70年代集成電路工藝：MOS集成電路版圖編輯、PCB布局布線(xiàn)CAD階段可編程邏輯器：?jiǎn)柺繡AD初見(jiàn)雛形第二階段：以

3、CAE為代表利用計(jì)算機(jī)作為單點(diǎn)設(shè)計(jì)工具，20世紀(jì)80年代集成電路工藝：COMS并建立各種設(shè)計(jì)單元庫(kù)，將多個(gè)單CAE階段可編程邏輯器:商用點(diǎn)集成在一塊，大大提高了工作效率CAD、CAE廣泛應(yīng)用出現(xiàn)了FPGA第三階段：EDA形成各公司推出兼容的硬件實(shí)現(xiàn)方案20世紀(jì)90年代集成電路工藝：超深亞微米和支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的EDA工具EDA階段可編程邏輯器：大規(guī)模軟件1.1EDA技術(shù)及其發(fā)展u EDA的最終目標(biāo)：設(shè)計(jì)和實(shí)現(xiàn)專(zhuān)用集成電路ASIC，即利用計(jì)算機(jī)完成電路設(shè)計(jì)的全自動(dòng)化。u 實(shí)現(xiàn)途徑：超大規(guī)?？删幊踢壿嬈骷篎PGA、CPLD（又可編程ASIC）；半定制/全定制ASIC (ASIC/掩膜ASIC

4、)混合ASIC：既面向用戶(hù)的FPGA可編程功能和邏輯資源，又包含可方便調(diào)用的硬件標(biāo)準(zhǔn)單元模塊。ASICASICASIC門(mén)陣列標(biāo)準(zhǔn)單元全定制1.2硬件描述語(yǔ)言HDLu常用語(yǔ)言：VHDLVerilog HDLAHDLSystem Verilog/System Cu常用語(yǔ)言VHDLVHDL: Very High Speed Integrated Circuit Hardware Description Language1983年由美國(guó)國(guó)防部（DoD）創(chuàng)建,1985年正式推出，1987年發(fā)布標(biāo)準(zhǔn)標(biāo)準(zhǔn)：IEEE-1076-1987 IEEE-1076-1993 IEEE-1076-2002 特點(diǎn): 1)

5、具有強(qiáng)大的功能，覆蓋面廣、描述能力強(qiáng)2)有良好的可讀性3）有良好的可移植性4）可延長(zhǎng)設(shè)計(jì)的生命周期5）有利于保護(hù)知識(shí)產(chǎn)權(quán)6）支持對(duì)大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用u常用語(yǔ)言Verilog HDL Verilog HDL是由C語(yǔ)言發(fā)展而來(lái)的HDL1983年推出，設(shè)計(jì)資源較VHDL豐富，最大優(yōu)點(diǎn)是與工藝無(wú)關(guān)標(biāo)準(zhǔn): IEEE 1064-1995 IEEE 1064-2005u常用語(yǔ)言AHDL AHDL是Alter公司根據(jù)自己公司生產(chǎn)的MAX器件和FLEX系列器件的特點(diǎn)專(zhuān)門(mén)的一套完整的硬件描述語(yǔ)言。是一種模塊化語(yǔ)言，完全集成于MAX+plus的軟件開(kāi)發(fā)系統(tǒng)中。語(yǔ)句和元素種類(lèi)齊全、功能強(qiáng)大，且易于應(yīng)用

6、。特別適合于描述復(fù)雜的組合電路、組運(yùn)算及狀態(tài)機(jī)、真值表和參數(shù)化的邏輯。1.3EDA設(shè)計(jì)方法u按功能和實(shí)現(xiàn)的先后順序： 正向設(shè)計(jì)(Forward）：就是由設(shè)計(jì)者提出一個(gè)功能要求，然后通過(guò)綜合得到最終的器件實(shí)現(xiàn) 反向設(shè)計(jì)(Backward)：就是對(duì)已有的器件實(shí)現(xiàn)通過(guò)分析得到它的結(jié)構(gòu)和功能u按整體和局部的先后順序劃分: 自底向上（Bottom-up）：首先選擇具體的邏輯單元，進(jìn)行邏輯電路設(shè)計(jì)，得到系統(tǒng)需要的獨(dú)立功能模塊，然后把這些模塊連接起來(lái)，組裝成整個(gè)系統(tǒng)自頂向下（Top-down）：首先從整體上規(guī)劃整個(gè)系統(tǒng)的功能和性能，然后系統(tǒng)進(jìn)行劃分，分解為規(guī)模較小、功能較為簡(jiǎn)單的局部模塊，并確立它們之間的聯(lián)

7、系，直至物理實(shí)現(xiàn)u 傳統(tǒng)的設(shè)計(jì)方法自下而上（Bottom-up)的設(shè)計(jì)方法，是以固定功能元件為基礎(chǔ)，基于電路板的設(shè)計(jì)方法。在傳統(tǒng)的設(shè)計(jì)方法中，手工設(shè)計(jì)占了很大的比例。手工設(shè)計(jì)一般先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫(huà)出真值表，用卡諾圖進(jìn)行手工邏輯簡(jiǎn)化，寫(xiě)出布爾表達(dá)式，畫(huà)出相應(yīng)的邏輯線(xiàn)路圖，再據(jù)此選擇元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試。缺點(diǎn)：1.復(fù)雜電路的設(shè)計(jì)、查錯(cuò)和修改很困難。2.設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔，不易管理3.設(shè)計(jì)依賴(lài)于現(xiàn)有的通用元器件。4.設(shè)計(jì)實(shí)現(xiàn)過(guò)程與具體生產(chǎn)工藝相關(guān)，可移植性差5.設(shè)計(jì)后期的仿真不易實(shí)現(xiàn)和調(diào)試復(fù)雜。6.設(shè)計(jì)實(shí)現(xiàn)周期長(zhǎng)，靈活性差，耗時(shí)耗力，效率

8、低下uEDAEDA方法方法自上而下（Top-Down)的設(shè)計(jì)方法。其方案驗(yàn)證與設(shè)計(jì)、系統(tǒng)邏輯綜合、布局布線(xiàn)、性能仿真、器件編程等均由 EDA工具一體化完成。自上而下（Top - Down)的設(shè)計(jì)方法可將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和?？?，層層分解，直至整個(gè)系統(tǒng)中各個(gè)子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)為止。 自上而下設(shè)計(jì)中可逐層描述，逐層仿真，保證滿(mǎn)足系統(tǒng)指標(biāo)EDA技術(shù)極大地降低硬件電路設(shè)計(jì)難度，提高設(shè)計(jì)效率，是電子系統(tǒng)設(shè)計(jì)方法的質(zhì)的飛躍。u自頂向下設(shè)計(jì)流程(1)設(shè)計(jì)說(shuō)明書(shū)(2)建立VHDL行為模型(3)VHDL行為

9、仿真(5)前端功能仿真(6)邏輯綜合(7)測(cè)試向量生成(9)結(jié)構(gòu)綜合(10)門(mén)級(jí)時(shí)序仿真(11)硬件測(cè)試(12)設(shè)計(jì)完成(8)功能仿真(4)VHDL-RTL建模傳統(tǒng)集成電路設(shè)計(jì)現(xiàn)代集成電路設(shè)計(jì)設(shè)計(jì)方法自底向上自頂向下設(shè)計(jì)方式電路原理圖硬件描述語(yǔ)言系統(tǒng)構(gòu)成通用元器件ASIC電路仿真調(diào)試設(shè)計(jì)后期進(jìn)行設(shè)計(jì)前期進(jìn)行uEDA與傳統(tǒng)電子設(shè)計(jì)方法的比較第二章EDA設(shè)計(jì)流程及工具u2.1EDA設(shè)計(jì)流程2.1EDA設(shè)計(jì)流程uEDA設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程四個(gè)步驟。設(shè)計(jì)準(zhǔn)備設(shè)計(jì)處理優(yōu)化、綜合適配、分割布局、布線(xiàn)器件編程設(shè)計(jì)完成器件測(cè)試時(shí)序仿真功能仿真設(shè)計(jì)輸入原理圖硬件描述語(yǔ)言波形圖u設(shè)計(jì)

10、輸入圖形輸入方式/原理圖輸入：包括原理圖輸入 、狀態(tài)圖輸入和波形輸入三種方式文本輸入方式：使用某種硬件描述語(yǔ)言的編寫(xiě)的電路設(shè)計(jì)文本，進(jìn)行編輯輸入u綜合 綜合就是將電路的高級(jí)語(yǔ)言，轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。u適配 就是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。u 仿真 仿真是在編程下載前利用EDA工具對(duì)適配生成的結(jié)果進(jìn)行模擬測(cè)試。即讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì)EDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)排除錯(cuò)誤。有兩種不同級(jí)別的仿真測(cè)試： 1）時(shí)序仿真：接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含器件硬件特性參數(shù)，仿真精度高。 2）功能仿真：直接對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)功能是否滿(mǎn)足原設(shè)計(jì)的要求，仿真過(guò)程不涉及具體器