第四章-MOS邏輯集成電路

1、集成電路原理與設(shè)計集成電路原理與設(shè)計* *1王向展第四章第四章 MOS邏輯集成電路邏輯集成電路 4.1 MOS器件的基本電學(xué)特性 4.1.1 MOSFET的結(jié)構(gòu)與工作原理 4.1.2 MOS器件的閾值電壓Vth 4.1.3 MOSFET的簡單大信號模型參數(shù) 4.1.4 MOSFET小信號參數(shù) 4.1.5 MOS器件分類與比較 4.1.6 MOS器件與雙極型晶體管BJT的比較 4.2 NMOS邏輯IC 4.2.1 靜態(tài)MOS反相器分類與比較 4.2.2 NMOS反相器集成電路原理與設(shè)計集成電路原理與設(shè)計* *2王向展 4.3 CMOS反相器 4.3.1 CMOS邏輯電路的特點 4.3.2 CMO

2、S傳輸門 4.4 靜態(tài)CMOS邏輯門電路 4.4.1 CMOS基本門電路 4.5 動態(tài)和準靜態(tài)CMOS電路 4.5.1 動態(tài)CMOS電路 4.6 CMOS變型電路 4.6.1 偽NMOS邏輯 4.6.2 鐘控CMOS邏輯（C2MOS） 4.6.3 預(yù)充電鑒別邏輯（P-E邏輯） 4.6.4多米諾（Domino）CMOS邏輯集成電路原理與設(shè)計集成電路原理與設(shè)計* *3王向展 4.1 MOS器件的基本電學(xué)特性器件的基本電學(xué)特性4.1.1 MOSFET的結(jié)構(gòu)與工作原理 MOSFET是Metal-Oxide-Silicon Field Effect Transistor的英文縮寫，平面型器件結(jié)構(gòu)，按照導(dǎo)

3、電溝道的不同分為NMOS和PMOS器件。MOS器件基于表面感應(yīng)的原理，是利用垂直的柵壓VGS實現(xiàn)對水平IDS的控制。它是多子多子（多數(shù)載流子）器件。用跨導(dǎo)跨導(dǎo)描述放大能力。集成電路原理與設(shè)計集成電路原理與設(shè)計* *4王向展圖4.1 NMOS結(jié)構(gòu)示意圖 MOSFET(器件器件/電路電路)的特點的特點1. 只靠一種載流子工作，稱為多子器件。2. 可看作“壓控電阻器”。3. 無少子存儲效應(yīng)，可制成高速器件。4. 輸入阻抗高，驅(qū)動電流小。適于大規(guī)模集成，是VLSI、ULSI的基礎(chǔ)。低壓低功耗電路。5. 熱穩(wěn)定性好。(負溫度系數(shù))6. 缺點是導(dǎo)通壓降大，輸入電容大，驅(qū)動能力弱。集成電路原理與設(shè)計集成電路

4、原理與設(shè)計* *5王向展圖4.2 不同VG下NMOSFET能帶分布集成電路原理與設(shè)計集成電路原理與設(shè)計* *6王向展4.1.2 MOSFET的閾值電壓的閾值電壓閾值電壓 - 使MOS器件溝道區(qū)進入強反型(S=2FB) 所加的柵電壓。 000() () 2(22)BSSithMSSSBSSoxoxBSSiMSSSBSSoxoxoxBiFBFBFBBSFBoxoxQQQVVCCQQQVCCCQQVVCC（4.1） 集成電路原理與設(shè)計集成電路原理與設(shè)計* *7王向展式中 MS - 柵與襯底的接觸電勢差VBS - 襯底與源之間的襯偏電壓S - 襯底表面勢FB - 硅襯底的體費米勢QSS - 硅與Si2

5、O界面的單位面積電荷量(C/cm2)QB0 - 零襯偏時Si2O下面耗盡層單位面積的電荷量(C/cm2)Qi - 調(diào)溝離子注入時引入的單位面積電荷量 (C/cm2)Cox - 電位面積的柵電容VFB - 平帶電壓 - 體效應(yīng)因子（襯底偏置效應(yīng)因子） (V1/2)集成電路原理與設(shè)計集成電路原理與設(shè)計* *8王向展FBSiBNqQ2200 (C/cm2) (“+” for PMOS, “” for NMOS) ln (NMOS,P)lnln (PMOS,NAiFBDiiNkTqnkTNNkTqnqn 襯底襯底)SSSSNqQ (C/cm2) NSS=10101011 (cm-2)oxOSioxox

6、oxTTC20(F/cm2 )集成電路原理與設(shè)計集成電路原理與設(shè)計* *9王向展ni=1.51010cm-3 （測量值）MS = 體材料的接觸電勢 柵材料的接觸電勢（注：接觸電勢相對于本征Si而言） 0.6V0V0.3V0.4V0.56V0.56VFAlCuAuAgFFSiP PolySin PolySi 非本征接觸電勢金屬柵接觸電勢柵多晶硅柵接觸電勢柵集成電路原理與設(shè)計集成電路原理與設(shè)計* *10王向展MetalFBMS襯底），（襯底nPMOSCNqpNMOSCNqCNqoxDSioxASioxSi0002),(2221403.9 11.9 8.854 10 F/cmSiOSi集成電路原理與

7、設(shè)計集成電路原理與設(shè)計* *11王向展例4.1 求解Vth, 已知：N+ Poly-Si柵NMOS晶體管，柵氧厚度tox=0.1m，NA=31015cm-3，ND=1020cm-3，氧化層和硅界面處單位面積的正離子電荷為1010cm-2，襯偏VBS=0V。求：Vth，。150103 10ln0.026 ln0.317 (V)1.5 10AFPikTNqn解：NMOS襯底費米勢為N+ Poly-Si柵接觸電勢Poly-Si=0.56 (V)得： 0.3170.560.877 (V)MSFPPloy Si 21408248.854 103.93.45 10 (F/cm )0.1 10SiOOXOX

8、CT集成電路原理與設(shè)計集成電路原理與設(shè)計* *12王向展014191582222 8.854 1011.9 1.6 103 1020.3172.511 10 (C/cm )BSiAFPBSQqNV 101992101.6 101.6 10 (C/cm )SSQ988821.6 102.511 10 0.87720.317()3.45 103.45 10 0.439 (V)SSBthMSFPOXOXQQVCC 19141508222 1.6 108.854 1011.93 103.45 10 0.914 ( V)SiAOXqNC 集成電路原理與設(shè)計集成電路原理與設(shè)計* *13王向展4.1.3 M

9、OSFET的簡單大信號模型參數(shù)1、非飽和區(qū) (VGSVth，VDS(VGS-Vth) 22OXDSDSGSthDSCWViVVVL(4.2) 2、飽和區(qū) (VGSVth，VDS (VGS-Vth) 212OXDSGSthDSCWiVVVL(4.3) 11222021144DSGSthDSGSthSieffDSsubVVVVVVLVq N集成電路原理與設(shè)計集成電路原理與設(shè)計* *14王向展對于Si：n=580 cm2/(Vs)，p=230 cm2/(Vs)W, L均為有效尺寸K = COX (A/V2) 導(dǎo)電系數(shù) = (COXW)/L (A/V2) 跨導(dǎo)參數(shù) 溝道長度調(diào)制因子 (V-1) 5m硅

10、柵P柵CMOS工藝典型值：0.0110, 0.0250.0210, 0.045nmosLmLmpmosLmLm集成電路原理與設(shè)計集成電路原理與設(shè)計* *15王向展例4.2 計算MOS管IDS已知：N+ Poly-Si柵NMOS晶體管寬長比W/L=100m/10m，漏、柵、源、襯底電位分別為5V，3V，0V，0V。n=580 cm2/(Vs)，其他參數(shù)與例4.1相同。求： 漏電流IDS； 若漏、柵、源、襯底電位分別為2V，3V，0V，0V，則IDS=？解： 由已知VGS=3V，VDS=5V，VBS=0V，Vth=0.439V VDS=5V(VGS-Vth)=3-0.439=2.561 (V) 器

11、件工作在飽和區(qū)，則：282123.45 10580 10030.43910.01 52 100.66(mA)OXnDSGSthDSCWiVVVL（若不考慮溝道長度調(diào)制，IDS=0.63mA）集成電路原理與設(shè)計集成電路原理與設(shè)計* *16王向展 如果VGS=3V，VDS=2V，VBS=0V，則 VDS=2V(VGS-Vth)=3-0.439=2.561 (V) 器件工作在非飽和區(qū)，有： 28223.45 10580 100230.43920.112(mA)2OXDSDSGSthDSCWViVVVLL集成電路原理與設(shè)計集成電路原理與設(shè)計* *17王向展4.1.4 MOSFET小信號模型參數(shù)1、跨導(dǎo)

12、、跨導(dǎo)gm 表征了MOSFET柵壓對漏源電流的控制能力 (VDS恒定)。 (1) 飽和區(qū)：. 12 12 DSDSmVconstGSOXGSthDSOXDSDSOXDSigVCWVVVLCWiVLCWiL(4.4) 集成電路原理與設(shè)計集成電路原理與設(shè)計* *18王向展 (2) 非飽和區(qū)：2、溝道電導(dǎo)、溝道電導(dǎo)gds 表征了MOSFET漏源電壓對漏源電流的控制能力 (VGS恒定)。 (1) 飽和區(qū)：.DSDSOXmVconstDSGSiCWgVVL(4.5) 22 1GSDSOXdsVconstGSthDSDSDSDSiCWgVVVLiiV(4.6) 集成電路原理與設(shè)計集成電路原理與設(shè)計* *1

13、9王向展 (2) 非飽和區(qū)：3、品質(zhì)因數(shù)、品質(zhì)因數(shù) 0 表征開關(guān)速度正比于柵壓高出閾值電壓的程度，可作為頻率響應(yīng)的指標(biāo)。其中， 為載流子溝道渡越時間。 0211mGSthDSOXsdgVVVCW LL.GSDSOXdsVconstGSthDSDSiCWgVVVVL(4.7) (4.8) 2sdDSLV集成電路原理與設(shè)計集成電路原理與設(shè)計* *20王向展 Tips 高速電路需gm盡可能大。 VGS ，或Vth 0 ，有利于電路速度提高。但：VGS VDS ，電路功耗增大。Vth 邏輯擺幅，電路抗干擾能力下降。 晶向的n型反型層（p型襯底）表面電子遷移率大于晶向的遷移率，大約為晶向p型反型層中空穴

14、遷移率的3倍。所以，高速NMOS電路多選擇晶向p型襯底。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *21王向展4.1.5 MOSFET分類與比較1、MOS器件分類器件分類NMOS(Enhancement-Mode)PMOSMOSFETNMOS(Depletion-Mode)PMOS增強型常關(guān)閉型耗盡型常開啟型集成電路原理與設(shè)計集成電路原理與設(shè)計* *22王向展2、MOSFET的符號的符號 源極的箭頭將源漏區(qū)分開，同時標(biāo)明了源極載流子所形成的電流方向。 襯底的箭頭方向可以認為是溝道(N或P)與襯底所形成的PN結(jié)的方向。 源漏兩極在物理上并無區(qū)別，只有在加上電源(和偏置)時才出現(xiàn)工作點的差異。電路

15、圖中應(yīng)盡量使用簡潔的符號，除非必要，不必給出襯底的連接 。圖4.3 MOSFET的符號 集成電路原理與設(shè)計集成電路原理與設(shè)計* *23王向展3、MOSFET的特性的特性圖4.4 NMOSFET的特性 集成電路原理與設(shè)計集成電路原理與設(shè)計* *24王向展圖4.5 PMOSFET的特性 集成電路原理與設(shè)計集成電路原理與設(shè)計* *25王向展4、Vth的比較的比較2SSiBthMSMSoxoxoxQQQVCCCAl柵：E-NMOS 0 + + D-NMOS 0 + + E-PMOS 0 D-PMOS 0 硅柵：E-NMOS 0 + + D-NMOS 0 + + E-PMOS 0 D-PMOS 0 +-

16、同型注入異型注入 異型注入同型注入+ 異型注入同型注入 異型注入同型注入 + (N+)集成電路原理與設(shè)計集成電路原理與設(shè)計* *26王向展P+硅柵：E-NMOS 0 + + + D-NMOS 0 + + + E-PMOS 0 + D-PMOS 0 + 異型注入同型注入 異型注入同型注入+ 在集成電路工藝中，通常需要對閾值電壓進行調(diào)整，使之滿足電路設(shè)計的要求，此工序稱為“調(diào)溝”。即向溝道區(qū)進行離子注入（Ion Implantation）,以改變溝道區(qū)表面附近載流子濃度，與此相關(guān)的項用 表示。一般調(diào)溝用淺注入，注入能量在6080KeV左右；若異型注入劑量、能量較大，則可注入到體內(nèi)，形成埋溝MOS（

17、Buried-Channel MOS）。 OXiCQ集成電路原理與設(shè)計集成電路原理與設(shè)計* *27王向展4.1.6 MOSFET和Bipolar BJT的比較MOSFET Metal Oxide Semiconductor Field Effect TransistorBJT Bipolar Junction Transistor 特性不同（圖4.6，工作區(qū)的定義不同） 工作原理不同（流控與壓控， 與gm） 輸運機制不同（少子器件與多子器件，雙極與單極）集成電路原理與設(shè)計集成電路原理與設(shè)計* *28王向展圖4.6 Bipolar BJT與MOS器件輸出特性曲線 集成電路原理與設(shè)計集成電路原理與

18、設(shè)計* *29王向展 4.2 NMOS邏輯邏輯IC4.2.1 靜態(tài)MOS反相器分類與比較1、各種靜態(tài)MOS反相器反相器？集成電路原理與設(shè)計集成電路原理與設(shè)計* *30王向展圖4.7 各類靜態(tài)MOS反相器 集成電路原理與設(shè)計集成電路原理與設(shè)計* *31王向展2、靜態(tài)MOS邏輯電路（反相器）的比較 PMOS反相器（最早進入市場） 優(yōu)點：工藝簡單、成熟、成本低。 缺點：工作速度低（p較低門延遲一般幾百ns）。 工作電壓高（-18 -24V）功耗大。 進一步降低功耗提高速度困難。 NMOS反相器 優(yōu)點：遷移率高(n=2 3 p) 工作速度 VT低工作電壓VDD功耗改善。 工作電平易于與雙極電路匹配。

19、缺點：工作過程中負載管始終開啟功耗較大。集成電路原理與設(shè)計集成電路原理與設(shè)計* *32王向展 CMOS反相器 優(yōu)點：極小的靜態(tài)功耗 極高的輸入阻抗（108） 較高的速度 較大的噪聲容限 缺點：工藝復(fù)雜，對設(shè)備要求較高 BiCMOS (CMOS + Bipolar)反相器 既有BJT的高速度、高驅(qū)動能力和高精度模擬性能，又有CMOS電路的低功耗、高集成度的優(yōu)點。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *33王向展3、靜態(tài)MOS邏輯電路的特點（1）可在直流電壓下工作。（2）當(dāng)完成一個邏輯過程后，只要條件不變，其最終結(jié)果可長時間以一種穩(wěn)定狀態(tài)保持下來。（3）電路的線路形式可與同功能的雙極型電路類似

20、。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *34王向展4.2.2 NMOS反相器1、電阻負載 反相器靜態(tài)特性通常用電壓傳輸特性（VOVi）來描述。可由負載的伏安特性、輸入管特性及電源電壓三要素導(dǎo)出。圖4.8 電阻負載反相器 LDLVIR（4.9） 負載線方程： ODDDLVVIR（4.10） 可得： DDODLVVIR集成電路原理與設(shè)計集成電路原理與設(shè)計* *35王向展20011()2iDOHDDiOLDDDLDDiTLVIVVVVVIRVVVR（4.11） 圖4.9 電阻負載NMOS反相器負載方程曲線和 傳輸特性曲線 集成電路原理與設(shè)計集成電路原理與設(shè)計* *36王向展由傳輸特性曲線可見：

21、 （1）VOH=VDD（2）RL ，VOL （3）RL ，過渡區(qū)變窄 要使反相器性能 ，須有大阻值RL。 擴散電阻，面積 MOS靜態(tài)存儲器常用離子注入多晶硅電阻（R=106107 ） 一般反相器用MOSFET作有源負載集成電路原理與設(shè)計集成電路原理與設(shè)計* *37王向展2、飽和負載反相器（E/E） 負載管TL：VDS = VGS (VGS-VT)。TL始終處于飽和區(qū)，因此稱為飽和負載反相器。（1）靜態(tài)特性(輸出特性、傳輸特性和直流噪聲容限) F輸出特性 主要考慮開態(tài) (導(dǎo)通態(tài)： Ion、Von)和關(guān)態(tài) (截止態(tài)：Ioff、Voff)。圖4.10 E/E飽和負載NMOS反相器 集成電路原理與設(shè)計

22、集成電路原理與設(shè)計* *38王向展開態(tài)時，負載管TL： 22211()()221 ()21 ()2DSLonLGSLthLLDDOLthLLDDthLDDthLmLIIVVVVVVVVVg(4.12) 而： ()onOonOLononmIIVVVIrg非飽和即： ()2onmLOLDDthLmLmIIgVVVgg(4.13) 集成電路原理與設(shè)計集成電路原理與設(shè)計* *39王向展 可見，要使VOL ，須有g(shù)mLgmI，即：(W/L)L(W/L)I。 其中1()()()dsIGSIthIOLIGSIthIongVVVVVr非飽和非飽和（）(4.14) 而輸入管跨導(dǎo)： () (1)()mIIGSIt

23、hIOLIGSIthIgVVVVV(4.15) 1()onmIrg非飽和 集成電路原理與設(shè)計集成電路原理與設(shè)計* *40王向展關(guān)態(tài)時，截止電壓Voff即輸出高電平。忽略Ioff，有： OHoffDDDSLDDGSLDDthLVVVVVVVV(4.16) 則，與式4.13聯(lián)立，得： mLmIOLOHggVV 2mImLOHOLggVV2 或 (4.17) 由以上分析可知，反相器導(dǎo)通時，TL、TI都導(dǎo)通，輸出低電平VOL，并由兩管得跨導(dǎo)之比決定 有比電路有比電路。 區(qū)分有比電路和無比電路的一個簡單方法： 如輸出低電平時輸入管和負載管都導(dǎo)通，為有比電路，如輸出低電平時輸入管和負載管都導(dǎo)通，為有比電路

24、，反之則為無比電路。反之則為無比電路。集成電路原理與設(shè)計集成電路原理與設(shè)計* *41王向展F 傳輸特性 定義： 采用前述負載線方法可得：由上式 R ，VOL ，過渡區(qū)變窄。LILIRLWLW)()(圖4.11 E/E 反相器傳輸特性 )(2)(thIiRthLDDOLthLDDOHVVVVVVVV(4.18) (4.19) 集成電路原理與設(shè)計集成電路原理與設(shè)計* *42王向展F 直流噪聲容限（或指定噪容） 抗干擾對反相器的要求： 邏輯擺幅大 VOH ，VOL 高VDD和I/L1。 高增益過渡區(qū) 電壓放大系數(shù)KV 輸入管跨導(dǎo)gmI 。圖4.12 直流噪聲容限 VIL、VIH分別為輸入低電平上限和

25、輸入高電平的下限。VNML、VNMH則為低電平噪容和高電平噪容。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *43王向展（2）瞬態(tài)特性 （不考慮MOS管本身的存貯時間和渡越時間，電路輸出端的全部電容等效為負載電容，輸入波形為理想方波） 當(dāng)VOH/VOL=1520，計算下降（放電）時間tf的簡化公式為(3.43.7) (3.43.7)2()ffLIOHthItCVV 圖4.13 考慮了延遲的輸出波形 (4.20)顯然，CL ，tf 。即電容存貯的電荷量減小，對于相同的泄放電流所需的放電時間就變短。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *44王向展而上升（充電）時間近似計算公式： )(99218

26、18thLDDLOHLLOHLLrrVVCVCVCt 從上式可以看出，CL，L都可使tr。在上升過程中，VO升高，TL襯底偏置效應(yīng)，VthL，當(dāng)VOVOH=VDD-VthL，TL處于臨界導(dǎo)通狀態(tài)，導(dǎo)通電阻很大，導(dǎo)電電流很小，上升過程變緩，充電時間曲線拖著一個“長尾”。改進措施：采用非飽和負載、自舉負載。 (4.21) 集成電路原理與設(shè)計集成電路原理與設(shè)計* *45王向展（3）速度功耗乘積 靜態(tài)功耗 反相器不接負載處于導(dǎo)通狀態(tài)時的功耗。 平均直流靜態(tài)功耗： 瞬態(tài)附加功耗Pt 反相器做開關(guān)器件使用時，在高低電平轉(zhuǎn)換期間對負載電容CL充/放電所消耗的功率。其中，f為開關(guān)頻率， （一般trtf）。 O

27、LOVVonDDCIVPDDonCVIP2122()()LOHOLtLOHOLrCVVPCVVft(4.22) (4.23) (4.24) 1maxrfftt集成電路原理與設(shè)計集成電路原理與設(shè)計* *46王向展要降低MOS電路的功耗，應(yīng)該降低VDD，減小導(dǎo)通電流；而要提高MOS電路的工作速度，應(yīng)該降低tr，增大負載電容的充電電流，由式4.21知，LLDDLWTV）（等效電阻負載管電源電壓可見，降低功耗與提高速度是矛盾的! 因此需要有一個新的指標(biāo)來綜合衡量電路性能 集成電路優(yōu)值集成電路優(yōu)值（延時功耗積延時功耗積）。2frpdttt延時功耗乘積：2)(2141)(OLOHLrDDontCpdpdV

28、VCtVIPPtPt（4.25） 定義平均延遲時間： 集成電路原理與設(shè)計集成電路原理與設(shè)計* *47王向展3、非飽和負載反相器 負載管TL柵極偏置使TL處于非飽和區(qū)，且VOH可達到VDD。圖4.14非飽和負載 E/E NMOS反相器 特點： 反相器截止時，TL處于充分導(dǎo)通狀態(tài)(雖然VthL隨著VO而增大，但VGG較大，即使輸出VOH=VDD時仍能保證VGSL VthL，即TL充分導(dǎo)通，從而飽和負載反相器上升沿“長尾”現(xiàn)象得到改善)，充電電流，tr，有利于提高速度。但需雙電源，且功耗大，綜合而言，其電路優(yōu)值改進不大。集成電路原理與設(shè)計集成電路原理與設(shè)計* *48王向展4、自舉負載反相器工作原理：

29、預(yù)充電管T3的作用是使T2的VG(VDD-VT3)。電容Cb起正反饋的作用，使T2的柵電壓隨VO的升高而升高“自舉”（即Bootstrapping，發(fā)生在VO上升過程）。圖4.15自舉負載 NMOS反相器 實際上Cb、Cs無需專門制作，均為器件的寄生電容。其中 Cb T2管G、S間的MOS電容 Cs T2管G、B間寄生電容+T3管源擴散區(qū)勢壘電容 集成電路原理與設(shè)計集成電路原理與設(shè)計* *49王向展由于Cb的反饋作用而在T2柵極產(chǎn)生一迭加電壓： OOsbbVVCCCV （4.26） 其中 稱為自舉率自舉率。為使T2進入非飽和態(tài)： 22TDDGVVV（4.27） 即 23TDDObsbTDDVV

30、VCCCVV（4.28） 則 32TTObsbVVVCCC（4.29） 集成電路原理與設(shè)計集成電路原理與設(shè)計* *50王向展一般，集成工藝中一般NMOS器件閾值電壓相同，即VT2 = VT3 = VT，當(dāng)V = VO = 2VT時，就有VG2 = VDD -VT + 2VT = VDD + VT，此時達到飽和/非飽和臨界狀態(tài)。VO繼續(xù)增大，VG2電位隨著升高，T2管進入非飽和區(qū)，同時可使瞬態(tài)VOH=VDD，且提高了工作速度，該電路靜態(tài)靜態(tài)VOH = VDD - 2VT。 為了提高自舉電容作用，應(yīng)增大自舉率，即Cb ，Cs 。另外，常用的自舉負載還有兩種改進型結(jié)構(gòu)，如圖4.16所示集成電路原理與

31、設(shè)計集成電路原理與設(shè)計* *51王向展 其中，T4為提拉管，使VOH=VDD-VT4，R為上拉電阻使VOH=VDD。 圖4.16 兩種改進型自舉負載反相器集成電路原理與設(shè)計集成電路原理與設(shè)計* *52王向展5、E/D NMOS反相器 負載管TL為耗盡型NMOS，VGSL=0VTD，始終導(dǎo)通，且在大部分時間內(nèi)工作在飽和區(qū),保持恒流特性: ID(VTD2) /2,與E/E NMOS反相器相比，有更長的時間以較大的電流充圖4.17 E/D NMOS反相器 電，tr ；隨著VO的升高，VTD因襯偏效應(yīng)而降低，充電電流有所下降，總體來看，其性能優(yōu)于E/E反相器。集成電路原理與設(shè)計集成電路原理與設(shè)計* *

32、53王向展E/D NMOS反相器的主要特點：（1）VOHmax=VDD，可在低電源電壓下工作。（2）直流特性強烈依賴于VTD，由ID飽和=IE非飽可得： )(22TEDDRTDOLVVVV（4.30） VTD，VOL，不需調(diào)整W/L，可使芯片面積減小。（3）負載管具有恒流源特性，工作速度較快。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *54王向展6、小結(jié)有比電路的缺點： 直流功耗較大（Vi=“1”，兩管同時導(dǎo)通） 兩元件相互依賴（為保證VOL足夠低，R大） 輸出波形的上升沿和下降沿極不對稱（充放電能力不同）圖4.18不同負載形式的充放電能力比較 集成電路原理與設(shè)計集成電路原理與設(shè)計* *55王

33、向展 4.3 CMOS反相器（1）P阱CMOS反相器 圖4.19 P阱CMOS反相器剖面圖 由PMOS工藝發(fā)展而來，并與之兼容。 n-Sub摻雜濃度較低，而P阱濃度較高(一般高12量級), 使Vtp，較易實現(xiàn)Vtn=Vtp，無需離子注入調(diào)溝。 NMOS做在阱內(nèi)，遷移率較低，有利于與PMOS性能相匹配。集成電路原理與設(shè)計集成電路原理與設(shè)計* *56王向展（2）N阱CMOS反相器 圖4.20 N阱CMOS反相器剖面圖 與E/D NMOS工藝相兼容便于制作與TTL邏輯的電源系統(tǒng)兼容的NMOS- CMOS混合電路。 NMOS做在輕摻雜的p-Sub上，遷移率高、Cj和低，尤其適用于C2MOS，多米諾電路

34、等采用NMOS器件較多的動態(tài)電路。 N阱中襯底電流為電子電流，n較高，寄生電阻較小，襯底電流易于泄放，寄生襯底電壓較低。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *57王向展4.3.1 CMOS邏輯電路的特點 （1）靜態(tài)功耗極低（WnW）。 （2）工作電源電壓范圍寬（318V）。 （3）抗干擾能力強，其直流噪聲容限一般可達到3040%VDD。（4）邏輯擺幅大（VssVDD）。 （5）輸入阻抗高（1081010）。 （6）扇出能力強。（扇出因子N0可達50，但隨著所帶電路數(shù)目的增多，工作速度有所下降）。 （7）溫度穩(wěn)定性好。 （8）抗輻射能力強。（9）成本低。 （10）動態(tài)功耗與工作頻率密切相

35、關(guān)（P動=CLfVDD2）。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *58王向展 CMOS邏輯 TTL邏輯塑料封裝 -40+85 0+70陶瓷金屬封裝 -55+125 -55+125實際 -70+150注意：MOS器件的亞閾區(qū)和飽和區(qū)的溫度特性有所不同。亞閾區(qū)：（VGSVGS-Vth0） 2)(21thGSOXDSVVLWCI負溫度系數(shù)。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *59王向展4.3.2 CMOS反相器特性分析1、CMOS反相器工作原理 結(jié)合如前所示的CMOS反相器電路結(jié)構(gòu)和剖面示意圖，分析其工作過程如下： Vi = “0”時： VGSn = 0，VGSp = -VDD p管導(dǎo)

36、通，n管截止 Vo = “1” =VDD Vi = “1”時： VGSn=Vi，VGSp=0 n管導(dǎo)通，p管截止 Vo=“0”（=0V） 即： VOH VOL = VDD 最大邏輯擺幅，且輸出擺幅與p、n 管 W/L無關(guān)(無比電路) 。集成電路原理與設(shè)計集成電路原理與設(shè)計* *60王向展2、CMOS反相器直流特性 （1）直流傳輸特性 傳輸特性工作區(qū)：負載管（P） 輸入管（N）I： 非飽和 截止II： 非飽和 飽和III：飽和 飽和IV：飽和 非飽和V： 截止 非飽和圖4.21 傳輸特性與工作區(qū)劃分 集成電路原理與設(shè)計集成電路原理與設(shè)計* *61王向展由反相器電路結(jié)構(gòu)得反相器p、n管各偏置電壓關(guān)

37、系： DDODSpODSnDDiGSpiGSnVVVVVVVVVV（4.31） 2222)(2)()()()(2)(OOTninnTninnDDODDOTpDDippTpDDippVVVVKIVVKIVVVVVVVKIVVVKI非飽非飽（4.32） 則 集成電路原理與設(shè)計集成電路原理與設(shè)計* *62王向展 其中： LWCKOX2121 （4.33）特性分析：I區(qū)：區(qū)： n管截止，VOH=VDDII區(qū)：區(qū)：Ip非+In飽=0，則參照式4.32，有：2122)()(TnipnDDTpiTpiOVVKKVVVVVV（4.34） III區(qū)：區(qū)：Ip飽+In飽=0，此時反相器電流達到最大值，Vo隨Vi變

38、化 劇烈，稱為高增益區(qū)或過渡區(qū)，有： *1)(VKKVVVKKVnpTnTpDDnpi（4.35） 集成電路原理與設(shè)計集成電路原理與設(shè)計* *63王向展其中，V* - 轉(zhuǎn)換電平，若VTn=VTp，且Kp=Kn V*=VDD/2。IV區(qū)：區(qū)：Ip飽 + In非=0，由式4.32得： 2122)()(TpDDinpTniTniOVVVKKVVVVV（4.36） V區(qū)：區(qū)：p管截止，VOL=0。實際上，p或n管截止時，反相器仍有微弱靜態(tài)漏電流通過，主要由電路中pn 結(jié)漏電或表面漏電引起VOL0，VOHVDD。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *64王向展（2）直流噪聲容限直流噪聲容限表征主要

39、有兩種：指定噪容和最大噪容。 指定噪容 多用于實際生產(chǎn)對TTL電路的評價，即 高電平噪容：VNMH = VOH - VIH 低電平噪容：VNML = VIL - VOL 高電平噪容表征被驅(qū)動級輸入高電平時的抗干擾能力，即：若驅(qū)動級輸出VOH時，出現(xiàn)負向脈沖V，當(dāng) V VOH VIH, 仍可使被驅(qū)動級確認為輸入高電平； V VOH VIH, 此時實際加在被驅(qū)動級輸入端電平不足以使輸入管開啟導(dǎo)通，不會被認為輸入的是高電平(誤操作)。集成電路原理與設(shè)計集成電路原理與設(shè)計* *65王向展 最大噪容 以直流傳輸特性曲線與Vi = VO的直線交點所對應(yīng)的輸入電壓分別與電源VDD和零電平之差作為高低電平的噪

40、容。MOS電路為設(shè)計方便起見，多采用此指標(biāo)表示抗干擾能力。對于CMOS，該交點即轉(zhuǎn)換電壓V*。*VVVVVVVVVOLNMLMDDOHNMHM（4.37） 將V*歸一化，得0*0(1)1pnV（4.38） 集成電路原理與設(shè)計集成電路原理與設(shè)計* *66王向展式中 DDTnnVVDDTppVVnpKK0欲獲得良好的噪容特性，要求： VNMHM = VNMLM 只須 2*DDVV*0.5V 或 同時可知： 當(dāng)0 = 1，p = n即可滿足。圖4.22 最大噪聲容限示意圖01npNMHMNMLMnpNMHMNMLMnpNMHMNMLMVVVVVV000111NMHMNMLMpnNMHMNMLMNMH

41、MNMLMVVVVVV （4.39） 集成電路原理與設(shè)計集成電路原理與設(shè)計* *67王向展判斷一個反相器傳輸特性優(yōu)劣的標(biāo)準： 邏輯擺幅要大。（對于CMOS，應(yīng)控制泄漏電流） 轉(zhuǎn)換區(qū)特性曲線要陡。（放大系數(shù)，gmI） 噪容要大。（V* = VDD/2）3、 CMOS反相器瞬態(tài)特性輸入為階躍信號。忽略MOS器件本身的響應(yīng)時間。全部寄生電容用CL等效。 開關(guān)延遲時間開關(guān)延遲時間圖4.23 開關(guān)時間的定義集成電路原理與設(shè)計集成電路原理與設(shè)計* *68王向展(1) 上升/下降時間 tr：VO由0.1VDD 0.9VDD， tf：VO由0.9VDD 0.1VDD 。ppppDDpLrarcthVKCt1)

42、11 .01()1(1 .02（4.40） nnnnDDnLfarcthVKCt1)11 .01()1(1 .02（4.41） 兩式完全對稱兩式完全對稱集成電路原理與設(shè)計集成電路原理與設(shè)計* *69王向展tr、tf的簡化公式：上升時間tr (假定對CL充電的整個過程，P管處于飽和狀態(tài))，對CL的充電：2)(2TpGSpDSpVVi（4.42） OLD S pVCit（4.43） 令VO = VDD時所需時間為上升時間tr，則 2)(2TpDDpDDLDSpDDLrVVVCiVCt（4.44） 集成電路原理與設(shè)計集成電路原理與設(shè)計* *70王向展若取VTp = 0.2VDD，則 DDpLrVCt

43、3（4.45） 下降時間tf2)(2TnDDnDDLfVVVCt（4.46） 當(dāng)VTn = VTp，Kp = Kn時，tr = tf，即輸出波形完全對稱，實際上此時充放電電流相等充放電電流相等。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *71王向展（2）對延遲時間TD CMOS多級級聯(lián)電路中，取經(jīng)兩級反相后的非階躍輸入信號與輸出信號相對波形50%幅度點的時間間隔來表示延遲時間（圖4.24）。因此又稱“對延遲時間”TD。 圖4.24 對延遲時間的定義示意 集成電路原理與設(shè)計集成電路原理與設(shè)計* *72王向展TD的近似表達式：（當(dāng)n+p幾MHz) 時，PT將十分顯著。集成電路原理與設(shè)計集成電路原理

44、與設(shè)計* *77王向展圖4.25 輸入為非階躍信號時的交變動態(tài)功耗 集成電路原理與設(shè)計集成電路原理與設(shè)計* *78王向展 由前面的直流特性分析可知，階躍信號輸入條件下不存在兩管同時導(dǎo)通，動態(tài)功耗只取決于瞬態(tài)功耗PT。但若輸入為非階躍信號，如圖4.22所示，在開關(guān)過程中，有一段p管、n管同時導(dǎo)通的狀態(tài)產(chǎn)生暫態(tài)附加功耗或交變（Alternation）功耗 PA 。)(211000000frMAXDDttDDTDDAttIVfdtIdtITVdtVITPfr（4.55） 其中，I為暫態(tài)附加電流。集成電路原理與設(shè)計集成電路原理與設(shè)計* *79王向展CMOS反相器總功耗包括三部分： 其中以動態(tài)功耗為主，

45、因此要降低功耗，關(guān)鍵其中以動態(tài)功耗為主，因此要降低功耗，關(guān)鍵要使要使VDD ?？刹捎??？刹捎肔V/LP技術(shù)技術(shù)，通過，通過改進電路拓撲改進電路拓撲，設(shè)計新型器件結(jié)構(gòu)設(shè)計新型器件結(jié)構(gòu)，選用先進工藝選用先進工藝等技術(shù)以達到降等技術(shù)以達到降低功耗的目的。低功耗的目的。（4.56） ATPPPP靜態(tài)集成電路原理與設(shè)計集成電路原理與設(shè)計* *80王向展4.3.3 CMOS傳輸門一、一、NMOS傳送晶體管傳送晶體管 1、工作原理 如圖4.26示，輸入信號Vi通過一柵極受VG控制的NMOS M1送到反相器輸入端，其中M1稱為信號傳送器，此結(jié)構(gòu)多用于動態(tài)存儲電路中。 其工作過程如下： 圖4.26 NMOS傳送

46、晶體管 VG=“0” M1截止，Vi不能傳送，Va端維持原態(tài)。 VG=“1” 設(shè)VGH=VDD ，則：(1) Vi=“0” Vi 端為S端，VGS=VDD，M1 導(dǎo)通，Va=Vi=“0”。(2) Vi=“1”(VDD)集成電路原理與設(shè)計集成電路原理與設(shè)計* *81王向展l若Va=“0” (0V)，則此時，Vi端為D，Va為S端，有VGS=VDD，VDS=VDD，M1導(dǎo)通，Va電位升高至(VDD-VTn)，信號傳送范圍受到限制。 l若Va=“1”（VDD），則VGS=VDS=0，M1截止，但此時傳送的信號Vi=“1”=VDD，而Va=VDD其邏輯效果與M1導(dǎo)通等效。 傳送晶體管導(dǎo)通傳送晶體管截止

47、10GGVV注意：不可將兩個信號分別加在VG、Vi上以傳送晶體管實現(xiàn)與門功能。（VG=“0”時，傳送管截止，但不能保證Va初態(tài)為“0”） 集成電路原理與設(shè)計集成電路原理與設(shè)計* *82王向展2、傳送晶體管的優(yōu)缺點、傳送晶體管的優(yōu)缺點 (1) 單管，占用芯片面積小。 (2) 三端器件，可盡可能減小電路的內(nèi)部連線。 (3) 不需直流電源（時鐘信號+輸入信號） (4) 信號傳送過程中，ron變化較大（VDS變化） (5) 不宜直接驅(qū)動CMOS門電路。3、傳送晶體管的串聯(lián)、傳送晶體管的串聯(lián)圖4.27 多個傳送晶體管的串聯(lián)結(jié)構(gòu) 集成電路原理與設(shè)計集成電路原理與設(shè)計* *83王向展 通過把多個傳送管串聯(lián)起

48、來控制輸入信號的邏輯走向，如圖4.27所示。與其他結(jié)構(gòu)相比，占用芯片面積小，連線少，但應(yīng)注意兩個問題： (1) 傳輸延遲 設(shè)：R - D、S間等效電阻，C - 柵電容+D、S與襯底間的擴散電容。得延遲時間常數(shù) =RC，則延遲時間： tpdN2=N2RC (N為串聯(lián)級數(shù)) （4.57） 通常串聯(lián)數(shù)目不超過4個，否則應(yīng)加緩沖器（反相器）。集成電路原理與設(shè)計集成電路原理與設(shè)計* *84王向展圖4.28 兩種典型的NMOS緩沖器電路 集成電路原理與設(shè)計集成電路原理與設(shè)計* *85王向展 (2) 不恰當(dāng)?shù)募壜?lián)若連接方式如圖4.29所示，則經(jīng)N級級聯(lián)之后： VO VTn，處于飽和態(tài)。隨著CL充電使VO端的

49、電位升高，VGSn=VDSn，雖然在飽和態(tài)下，VDSn變化對導(dǎo)通電阻無影響，但VGSn也在變化，則此時： )(111TnGSnnmGSDSnVVgVir（4.58） P管：管：在Vi-VOVDD-VTp，即VDSp=-(Vi-VO) -VDD+VTp 之前，處于飽和態(tài)，VGSp=-VDD不變，有： 0)(212TpGSppdspVVg即：rp。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *89王向展III區(qū)：區(qū)：VTnVi-VOVTn，以 )(1TnGSnnnVVr的關(guān)系繼續(xù)增大。 P管：管：此時，其偏置情況： )()()(0TpDDTpDDTpGSpTpGSpTpDDiDSpVVVVVVVVV

50、VVVV（4.59） 進入線性區(qū)，其導(dǎo)通電阻： )(1)(110VVVVVVVgriTpDDpDSpTpGSppdspp（4.60） (Vi-VO)，rp。此時，傳輸門導(dǎo)通電阻ron=rn rp。集成電路原理與設(shè)計集成電路原理與設(shè)計* *90王向展II區(qū)：區(qū)：Vi-VOVTn(2)傳輸?shù)碗娖絺鬏數(shù)碗娖絅管：管：VGSn=VDSn=Vi-VOVTn ,處于截止?fàn)顟B(tài)， rn。P管：管：按 )(10VVVVriTpDDpp繼續(xù)減小。 圖4.32 傳輸門傳輸?shù)碗娖竭^程 集成電路原理與設(shè)計集成電路原理與設(shè)計* *91王向展由傳輸高、低電平過程的分析可見：欲使 DDTOXpnonVVTLWrrr 要使ro

51、n線性度提高，則須保證n、p管匹配：VTn=VTp，gmn=gmp。 與單個的傳送晶體管相比，CMOS傳輸門除了導(dǎo)通電阻大為改善，傳輸速度提高之外，還有一個突出的優(yōu)點就是無高、低電平閾值損失。所謂閾值損失是指傳輸高電平時，是否能將Vi=VDD傳到VO，或傳輸?shù)碗娖綍r，最終能否使輸出達到0V。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *92王向展2 2、襯底偏置效應(yīng)對傳輸門特性的影響、襯底偏置效應(yīng)對傳輸門特性的影響 由上面的分析可以看出，在電平傳輸過程中，源跟隨器的源極電位由于CL充放電隨時變化，而襯底接固定電位，VBS0，有襯偏效應(yīng)；漏負載級的源與襯底雖未連在一起，但電位相同，VBS=0，無襯

52、偏效應(yīng)。 傳輸高電平n管有襯偏效應(yīng)傳輸?shù)碗娖絧管有襯偏效應(yīng)若采用P阱工藝，NMOS襯底濃度與PMOS的高12數(shù)量級，襯偏效應(yīng)更為明顯。集成電路原理與設(shè)計集成電路原理與設(shè)計* *93王向展3 3、改進電路、改進電路 九管九管CMOS傳輸門傳輸門 一種改進的CMOS傳輸門電路如圖4.33所示。TG1的n3管VBS=0，無襯偏。E=“1”，TG1、TG2工作，當(dāng)Vi=“1”，TG1、TG2同時開始傳輸高電平，其各自的輸出端V0，V0狀態(tài)相同，而V0與TG1的n1管襯底相接，即VBn1=VSn3=VSn1，可等效視為n1的VBS1=0，因此，n1管無襯偏效應(yīng)。 圖4.33 九管CMOS傳輸門 集成電路

53、原理與設(shè)計集成電路原理與設(shè)計* *94王向展 4.4 靜態(tài)CMOS邏輯門電路4.4.1 CMOS基本門電路 1. 基本的CMOS與非門、或非門圖4.34 CMOS與非門和或非門 集成電路原理與設(shè)計集成電路原理與設(shè)計* *95王向展注意：串聯(lián)方式工作時，相當(dāng)于溝道長度增長，為使p、n管匹配，需增大串聯(lián)管的W/L比 輸入端一般不超過4個。 并聯(lián)方式工作時，等效為溝道寬度增大。有襯底偏置效應(yīng)存在。則：（設(shè)K為單個最小尺寸MOS管的K值）對于與非門120nKKnKKNMOSKnKPMOSnpnp串聯(lián)并聯(lián)（n2） 轉(zhuǎn)換電平V*向VDD移動 VNMHM。 集成電路原理與設(shè)計集成電路原理與設(shè)計* *96王向

54、展對于或非門 1120nKKKnKNMOSnKKPMOSnpnp并聯(lián)串聯(lián)（n2） 轉(zhuǎn)換電平V*向VSS移動 VNMLM。 基本CMOS門電路噪容僅能保證在20%VDD。 2. 帶緩沖級的CMOS門電路 由基本線路構(gòu)成的CMOS門電路存在噪容低，輸出波形不對稱的缺點，通常以加緩沖器來解決： 輸入端加反相器；輸出端加反相器；輸入、輸出端均加反相器；加緩沖器要遵循保持原門電路邏輯功能不變的原則。集成電路原理與設(shè)計集成電路原理與設(shè)計* *97王向展緩沖級給門電路帶來的性能上的改善： 門電路驅(qū)動能力取決于反相器特性，與各輸入端所處邏輯狀態(tài)無關(guān)。 轉(zhuǎn)移特性得到改善，轉(zhuǎn)換區(qū)域變窄，噪容提高。 輸出電平由“0

55、”“1”，和“1”“0”跳變時間近似相等，波形趨于對稱。 但另一方面，加入緩沖級，使 Vi VO傳送過程中經(jīng)過了3、4級延遲，使延遲時間，因此多用于高噪聲干擾低速系統(tǒng)。集成電路原理與設(shè)計集成電路原理與設(shè)計* *98王向展 4.5 動態(tài)和準靜態(tài)CMOS電路4.5.1 動態(tài)CMOS電路 由傳輸門和門電路構(gòu)成，傳輸門與單溝道傳送晶體管相比具有傳輸速度高(ron)，邏輯電平無閾值電壓損失的優(yōu)點動態(tài)CMOS電路優(yōu)于單溝道NMOS動態(tài)電路。1. 動態(tài)CMOS移位寄存器 圖4.35 1/2位延時電路 集成電路原理與設(shè)計集成電路原理與設(shè)計* *99王向展（1）柵電容的存儲效應(yīng)一般CgsPF，Rgs1010，而

56、Cgs存儲的電荷泄放只能通過Rgs實現(xiàn)，則放電時間常數(shù)RgsCgs幾ms可將電荷存儲一段時間，使信號得以維持。Vi=“1” CP(1)上升沿 VCL“0”“1”；Vi=“0” VCL保持“1”，直至下一個脈沖上升沿到來VCL由“1”“0”。（2）若將兩個1/2延時電路串聯(lián)，并用2做后級脈沖，則1 稱為讀入脈沖，2讀出脈沖。構(gòu)成圖4.36所示的動態(tài)CMOS移位寄存器。集成電路原理與設(shè)計集成電路原理與設(shè)計* *100王向展注意：1，2為不交疊脈沖；存在時鐘最高頻率和最低頻率。通常脈沖選擇：單相脈沖：1=CP，2=雙相脈沖：1，2相位不同。 其信號的移位傳輸如圖4.37所示。圖4.36 動態(tài)CMOS移位寄存器CP集成電路原理與設(shè)計集成電路原理與設(shè)計* *101王向展圖4.37 動態(tài)移位寄存器輸出波形0)(0 1 )( 1 0101VQVDVQVDnini其中第一級為主觸發(fā)器，第二級為從觸發(fā)器，輸入信號延遲一個節(jié)拍輸出。 （3）上示電路也可稱之為動態(tài)CMOS D 觸發(fā)器，即： 集成電路原理與設(shè)計集成電路原理與設(shè)計* *102王