數(shù)字電子技術(shù)邏輯門電路2PPT學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1數(shù)字電子數(shù)字電子(dinz)技術(shù)邏輯門電路技術(shù)邏輯門電路2第一頁，共68頁。L=A B CT3Re2AT3Re2BT3Re2CVCCLRP 上拉電阻v如果N個(gè)OC門均輸出高電平 vO=VOHVCCv如果N個(gè)OC門均輸出低電平 vO=VOL 0.2V每個(gè)OC門灌入電流=1/n總電流011v若只有一個(gè)輸出(shch)低電平（極限情況），VCC與 之間不會(huì)產(chǎn)生低阻通路。只要(zhyo)RP取得足夠大，只有一個(gè)OC門灌入電流。vO=VOL 0.2V第2頁/共68頁第二頁，共68頁。vRpmax發(fā)生(fshng)在OC門輸出全為1，負(fù)載為拉電流負(fù)載時(shí)IRp=nIOZ+NIiHRP VCC- VO

2、HnIOZ +N IIH=RPmaxN ：負(fù)載門輸入端個(gè)數(shù)；IOZ ：輸出(shch)高電平漏電流IiH 高電平輸入電流此時(shí)RP不能太大，否則OC門輸出高電平不夠高，VCC RP IRp VOH應(yīng)有AB&AB&AB&VCCIOZIOZIOZIIHIIHIRpM第3頁/共68頁第三頁，共68頁。vRpmin發(fā)生在線(zi xin)與OC門中只有一個(gè)輸出是低電平時(shí)N:負(fù)載(fzi)門個(gè)數(shù)IIL:低電平輸入電流，也稱輸入短路電流；IOL:驅(qū)動(dòng)門輸出BJT允許最大IC；此時(shí)(c sh)全部灌電流灌入一個(gè)導(dǎo)通的OC門。RP不能太小，否則灌入電流超過IOLVCC-VOLRPNIIL

3、+ IOL應(yīng)使則RP VCC-VOLIOL-NIIL=RPminAB&AB&AB&VCCIILIILIRp011M第4頁/共68頁第四頁，共68頁。VCC&IOZ=200A; IOL=16mAIIL=1mA; IIH=40AVCC=5V; VOH(min)=3V; VOL(max)=0.4VRP(max)=(VCC-VOH)/(2IOZ+9IIH)=(5-3)/(20.2+90.04)=2.63(k)RP(min)=(VCC-VOL)/(IOL-3IIL)=(5-0.4)/(16-31)=0.35(k)RP應(yīng)在(0.35K , 2.63K), 取RP=1kRP

4、VCC- VOHnIOZ +N IIH=RPmaxRP VCC-VOLIOL-NIIL=RPmin第5頁/共68頁第五頁，共68頁。OC門的缺點(diǎn)(qudin)：OC門雖然可以實(shí)現(xiàn)“線與”，但破壞了TTL電路的推挽式輸出結(jié)構(gòu)動(dòng)態(tài)特性(txng)變差，工作速度慢輸出電阻變大，帶載能力下降。第6頁/共68頁第六頁，共68頁。LVCCT1T2T4T3vIBACSVCCT5T6T7在TTL與非門電路上加一個(gè)(y )三態(tài)鉗位電路構(gòu)成片選信號(hào)(xnho)CS做為三態(tài)鉗位電路的輸入，又做為與非門的一個(gè)輸入端三態(tài)：輸出(shch)低電平、 輸出(shch)高電平、 輸出(shch)高阻態(tài)結(jié)構(gòu)第7頁/共68頁第七

5、頁，共68頁。LVCCT1T2T4T3vIBACSVCCT5T6T71)CS=1時(shí)，T5倒置放大， T6飽和(boh)導(dǎo)通，T7截止，三態(tài)鉗位電路對(duì)原TTL電路沒有影響。L=1AB=AB2)CS=0時(shí)，T5導(dǎo)通， T6 截止，T7飽和導(dǎo)通， T4截止； 同時(shí)T3也截止。 T3,T4都截止，L處于第三種工作(gngzu)狀態(tài) 高阻態(tài)工作(gngzu)原理第8頁/共68頁第八頁，共68頁。&ABCCSL片選信號(hào)高電平有效&ABCCSL片選信號(hào)低電平有效三態(tài)與非門真值表：CS A B L1 0 0 11 0 1 11 1 0 11 1 1 00 高阻符號(hào)(fho)第9頁/共68頁第九

6、頁，共68頁。能以線與的方式連接，同時(shí)具有TTL門的工作速度?？梢?ky)構(gòu)成總線形式的電路。分時(shí)控制(kngzh)各個(gè)門的CS端為有效信號(hào)，就可以讓各個(gè)門的輸出信號(hào)分時(shí)進(jìn)入總線。&ABCS&ABCS&ABCS總線多路數(shù)據(jù)傳輸?shù)?0頁/共68頁第十頁，共68頁。CSCS兩個(gè)三態(tài)門反相器組成(z chn)的電路，門1為低電平使能門2為高電平使能三態(tài)門可以用來實(shí)現(xiàn)(shxin)數(shù)據(jù)的雙向傳輸：E=0，門1選通，實(shí)現(xiàn)反相器功能。 門2禁止(jnzh)，輸入、輸出 之間斷路 構(gòu)成數(shù)據(jù)從AB, B=A數(shù)據(jù)從BA, A=BE=1，門2選通，實(shí)現(xiàn)反相器功能。 門1禁止，輸入、輸出 之

7、間斷路 第11頁/共68頁第十一頁，共68頁。1）減小了電阻值，2）采用(ciyng)了復(fù)合管結(jié)構(gòu)， 減少了輸出電阻。改進(jìn)型TTL門電路（簡(jiǎn)單(jindn)介紹）提高了速度，但是電流加大，功耗上升。前面普通的TTL邏輯門（74系列）；為了提高轉(zhuǎn)換速度，降低功耗其他系列的改進(jìn)型的TTL電路第12頁/共68頁第十二頁，共68頁。2. 74S系列(xli)（肖特基系列(xli)）除了采取降低電阻值、用復(fù)合管等措施提高工作速度(sd)外，還使用肖特基三極管（抗飽和三極管），提高工作速度(sd)。SBD的導(dǎo)通閾值電壓比較(bjio)低，0.30.4V；cbecbeSBD圖 (P101)導(dǎo)通后箝位b、c電

8、壓，避免三極管進(jìn)入深度飽和。第13頁/共68頁第十三頁，共68頁。功耗降低，而仍有74系列(xli)的速度，延時(shí)-功耗積是74系列(xli)的1/5，74S系列(xli)的1/3表門電路的各種系列(xli)的性能比較 P102使用肖特基三極管提高工作速度增大電路電阻降低電路功耗降低工作速度第14頁/共68頁第十四頁，共68頁。CMOS 邏輯(lu j)門電路繼TTL電路以后，開發(fā)出的第二種數(shù)字集成電路。速度略低于TTL門電路，但功耗(n ho)和抗干擾能力優(yōu)于TTL門電路用CMOS工藝更易制成高集成度的數(shù)字集成電路。最早為4000系列74HC高速(o s)系列74HCT系列可與TTL器件完全兼

9、容已超越TTL電路，成為主流邏輯電路。第15頁/共68頁第十五頁，共68頁。CMOS電路(dinl)DGSPN溝道(u do)增強(qiáng)型MOSFET導(dǎo)通條件：vGSVT (VT0)由N溝道(u do)和P溝道(u do)兩種MOSFET 組成的電路第16頁/共68頁第十六頁，共68頁。GSPDP溝道(u do)增強(qiáng)型MOSFET導(dǎo)通條件：vGSVT (VT VTPPN襯底SGD(b)第17頁/共68頁第十七頁，共68頁。 CMOS 反相器1.工作(gngzu)原理AL1+VDD+10VD1S1vivOTNTPD2S20V+10VvivGSNvGSPTNTPvO0 V 0V-10V截止(jizh)導(dǎo)

10、通10 V10 V10V 0V導(dǎo)通截止(jizh)0 VVTN = 2 VVTP = - 2 V邏輯圖AL 邏輯表達(dá)式vi (A)0vO(L)1邏輯真值表10)VVVTPTNDD( 第18頁/共68頁第十八頁，共68頁。無論 vi 是高電平還是低電平，TN、TP總是一個(gè)導(dǎo)通，另一個(gè)截止,即處于互補(bǔ)狀態(tài)(zhungti)互補(bǔ)對(duì)稱的MOS電路（CMOS電路）TN、TP總是一個(gè)(y )導(dǎo)通，另一個(gè)(y )截止，CMOS電路的靜態(tài)電流很小，靜態(tài)功率很小。+VDDD1S1vivOTNTPD2S2第19頁/共68頁第十九頁，共68頁。VDDCDAB1/2VDD1/2VDDVDDOvOvIVGS(th)PV

11、GS(th)P2.CMOS反相器的電壓傳輸(chun sh)特性AB段，TP導(dǎo)通，TN截止(jizh)。vO=VOHVDDCD段，TN導(dǎo)通，TP截止(jizh)。vO=VOL0CMOS反相器閾值電壓1/2VDDCMOS反相器的電壓傳輸特性接近于理想的開關(guān)特性。BC段，TN,TP都導(dǎo)通 vo值是兩管導(dǎo)通電阻 分壓的結(jié)果當(dāng)vI=1/2VDD時(shí)， T1、T2導(dǎo)通電阻相等, vO=1/2VDD+VDDD1S1vivOTNTPD2S2設(shè)VTN= |VTP|且)VVVTPTNDD( 第20頁/共68頁第二十頁，共68頁。1.CMOS 與非門vA+VDD+10VTP1TN1TP2TN2ABLvBvL(a)電

12、路(dinl)結(jié)構(gòu)VTN = 2 VVTP = - 2 V0V10VN輸入(shr)的與非門的電路?輸入端增加(zngji)有什么問題?邏輯門電路只有A和B均為高電平A和B有一個(gè)或兩個(gè)為低電平輸出高電平輸出低電平 電路實(shí)現(xiàn)“與非”邏輯功能ABL 兩個(gè)TN串聯(lián)，兩個(gè)TP并聯(lián)第21頁/共68頁第二十一頁，共68頁。BAL 2.CMOS 或非門+VDD+10VTP1TN1TN2TP2ABL0V10VVTN = 2 VVTP = - 2 VN輸入的或非門的電路(dinl)的結(jié)構(gòu)?輸入端增加有什么(shn me)問題?兩個(gè)TP串聯(lián)，兩個(gè)TN并聯(lián)(bnglin)構(gòu)成。只有A=0,B=0時(shí)：TP1,TP2導(dǎo)

13、通，TN1,TN2截止，輸出高電平A、B中有一個(gè)為1時(shí)，TP1，TP2中有一個(gè)截止，TN1,TN2中有一個(gè)導(dǎo)通，輸出低電平 電路實(shí)現(xiàn)“或非”邏輯功能第22頁/共68頁第二十二頁，共68頁。當(dāng)A、B同時(shí)(tngsh)為1，或X=1, 當(dāng)A、B不同時(shí)(tngsh)為1，且X=0時(shí)，L=AB+XL=0L=13. 異或門電路(dinl)BA 第23頁/共68頁第二十三頁，共68頁。3. 異或門電路(dinl)BA BABAXBAL BABA BA 第24頁/共68頁第二十四頁，共68頁。1.CMOS漏極開路(kil)門1.）CMOS邏輯門輸出(shch)不能直接線與輸出(shch)短接，在一定情況下會(huì)

14、產(chǎn)生低阻通路，大電流有可能導(dǎo)致器件的損毀，并且無法確定輸出(shch)是高電平還是低電平。 漏極開路（OD）門和三態(tài)輸出門電路 +VDDTN1TN2AB+VDDAB01第25頁/共68頁第二十五頁，共68頁。C D RP VDD L A B & & （2）漏極開路門的結(jié)構(gòu)與邏輯(lu j)符號(hào)(c) 可以(ky)實(shí)現(xiàn)線與功能;CDAB +VDDVSSTP1TN1TP2TN2ABLA B L 電路A B L & 邏輯符號(hào)(b)與非邏輯(lu j)不變RP VDD L A B 21PPL RP VDD L A B C D (a)工作時(shí)必須外接電源和電阻;上拉電阻的計(jì)算與OC

15、門基本相同第26頁/共68頁第二十六頁，共68頁。2.三態(tài)(TSL)輸出(shch)門電路1TP TN VDD L A EN & 1 1 EN A L 1 0011截止(jizh)導(dǎo)通111高阻 0 輸出L輸入A使能EN001100截止(jizh)導(dǎo)通010截止截止X1邏輯功能：高電平有效的同相邏輯門0 1第27頁/共68頁第二十七頁，共68頁。+5V-5VTPTNCCvIvO1)C= -5V,C= +5V:vI在(-5,+5)無論如何(w ln r h)變化， TP,TN都截止，vI, vO之間呈現(xiàn)高阻狀態(tài)，傳輸門斷開 TP、 TN結(jié)構(gòu)(jigu)對(duì)稱， d、s極可互換。要保證襯底與

16、d、s之間PN結(jié)始終反偏。TP: |VGS|VT|TN: VGSVT設(shè) |VT|=2V 工作原理TP、 TN要導(dǎo)通，結(jié)構(gòu)一TN和一TP并聯(lián)TN:P型襯底 -5VTP:N型襯底 +5V第28頁/共68頁第二十八頁，共68頁。TN導(dǎo)通： vI在（-5,+3）TP導(dǎo)通： vI在（-3,+5） 2)C= +5V,C= -5V:vI在(-5,+5)至少(zhsho)有一個(gè)CMOS管導(dǎo)通，vO= vIvIvOCCTG+5V-5VTPTNCCvIvO第29頁/共68頁第二十九頁，共68頁。傳輸門組成(z chn)的數(shù)據(jù)選擇器C=0TG1導(dǎo)通, TG2斷開(dun ki) L=XTG2導(dǎo)通, TG1斷開(du

17、n ki) L=YC=1傳輸門的應(yīng)用第30頁/共68頁第三十頁，共68頁。門電路雙極型CMOS電路輸出級(jí)： TTL電路 推挽式輸出級(jí) 轉(zhuǎn)換速度快輸入(shr)級(jí)： CMOS電路 功耗低第31頁/共68頁第三十一頁，共68頁。I為高電平:MN、M1和T2導(dǎo)通，MP、M2和T1截止(jizh)，輸出O為低電平。工作(gngzu)原理:M1的導(dǎo)通, 迅速拉走T1的基區(qū)存儲(chǔ)電荷; M2截止, MN的輸出電流全部作為(zuwi)T2管的驅(qū)動(dòng)電流。 M1 、 M2加快輸出狀態(tài)的轉(zhuǎn)換導(dǎo)通截止10截止導(dǎo)通導(dǎo)通截止0第32頁/共68頁第三十二頁，共68頁。I為低電平:MP、M2和T1導(dǎo)通，MN、M1和T2截止(

18、jizh)，輸出O為高電平。M2導(dǎo)通，T2基區(qū)的存儲(chǔ)電荷(dinh)迅速消散。M1截止，MP的輸出電流全部作為T1的驅(qū)動(dòng)電流。T1迅速(xn s)飽和導(dǎo)通0截止導(dǎo)通1導(dǎo)通截止截止導(dǎo)通1第33頁/共68頁第三十三頁，共68頁。3.5 邏輯(lu j)描述中的幾個(gè)問題正負(fù)(zhn f)邏輯問題基本邏輯(lu j)門的等效符號(hào)及其應(yīng)用第34頁/共68頁第三十四頁，共68頁。正、負(fù)邏輯(lu j)問題正邏輯： H 1 L 0有一邏輯(lu j)器件ABLVA VB VL L L H L H H H L H H H LA B L 0 0 1 0 1 1 1 0 1 1 1 0正邏輯(lu j)真值表：若

19、用H表示高電平； L表示低電平其功能表示為：其邏輯關(guān)系采用“正邏輯體制”、 or“負(fù)邏輯體制”而定邏輯表達(dá)式： L=AB第35頁/共68頁第三十五頁，共68頁。負(fù)邏輯(lu j)真值表：邏輯表達(dá)式： L=A+B 正、負(fù)邏輯的等效(dn xio)變換與非 或非 與 或 非 非本書一般(ybn)采用正邏輯負(fù)邏輯： H 0 L 1A B L 1 1 0 1 0 0 0 1 0 0 0 1VA VB VL L L H L H H H L H H H L第36頁/共68頁第三十六頁，共68頁?；具壿嬮T電路的等效(dn xio)符號(hào)及其應(yīng)用1、 基本邏輯(lu j)門電路的等效符號(hào)ABL LA B &a

20、mp; B A 與非門等效(dn xio)符號(hào) B A BAL 1 BA 第37頁/共68頁第三十七頁，共68頁。BAL B A LAB 1 或非門等效(dn xio)符號(hào)BAL & B A BA第38頁/共68頁第三十八頁，共68頁。 & B A B A ABBAL 1 L=AB BABAL B A 1 & B A L=A+B BAABL BABAL 第39頁/共68頁第三十九頁，共68頁。 & B A L 1 & B A & B A L 1 & B A & B A L & & B A 利用邏輯門等效(dn xi

21、o)符號(hào)，可實(shí)現(xiàn)對(duì)邏輯電路進(jìn)行變換，以簡(jiǎn)化電路，能減少實(shí)現(xiàn)電路的門的種類。LA B & B A 第40頁/共68頁第四十頁，共68頁。 RE & 1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 D0 D1 D2 D3 D4 D5 D6 D7 IC L EN AL G1 G2 控制電路LREAL 0 AL1 RE邏輯門等效符號(hào)強(qiáng)調(diào)(qing dio)低電平有效L=0第41頁/共68頁第四十一頁，共68頁。3.6 邏輯門電路使用中的幾個(gè)(j )實(shí)際問題由于對(duì)工作速度、功耗的不同要求，有時(shí)需TTL電路、CMOS電路混合(hnh)使用，須注意接口問題。滿足電壓和電流的接口條件：第4

22、2頁/共68頁第四十二頁，共68頁。vOvI驅(qū)動(dòng)門 負(fù)載門1 1 VOH(min)vO VOL (max) vI VIH(min)VIL (max ) VOH(min) VIH(min)VOL(max) VIL(max)電壓(diny)接口條件第43頁/共68頁第四十三頁，共68頁。灌電流IILIOLIIL101111n個(gè)IIH拉電流IIHIOH011101n個(gè)能對(duì)負(fù)載器件提供足夠(zgu)大的拉電流和灌電流 IOH(max) IIH(total)IOL(max) IIL(total)電流接口(ji ku)條件第44頁/共68頁第四十四頁，共68頁。IOL(CMOS)IIL(TTL)，低電平電

23、流(dinli)不匹配1. CMOS 門驅(qū)動(dòng)TTL 門以上數(shù)據(jù)是在VCC=VDD=+5V時(shí)的值0.174HCT2第45頁/共68頁第四十五頁，共68頁。例用一個(gè)74HC00與非門電路驅(qū)動(dòng)一個(gè)74系列TTL反相器和六個(gè)74LS系列邏輯門電路。試驗(yàn)算此時(shí)的CMOS門電路是否(sh fu)過載？VOH（min)=3.84V， VOL(max) =0.33VIOH（max)=4mAIOL（max)=4mA 74HC00：IIH（max)=0.04mAIIL（max)=1.6mA74系列：VIH（min)=2V， VIL(max) =0.8V&111CMOS門74系列74LS系列74LS系列II

24、L（max)=0.4mA，IIH（max)=0.02mA，VOH(min) VIH(min)VOL(max) VIL(max)第46頁/共68頁第四十六頁，共68頁?？偟妮斎?shr)電流IIL(total)=1.6mA+60.4mA=4mA灌電流(dinli)情況 拉電流(dinli)情況 74HC00: IOH(max)=4mA74系列反相器: IIH(max)=0.04mA74LS門： IIH(max)=0.02mA總的輸入電流IIH(total)=0.04mA+60.02mA=0.16mA 74HC00: IOL(max)=4mA74系列反相器: IIL(max)=1.6mA74LS門

25、： IIL(max)=0.4mA&111CMOS門 74系列74LS系列第47頁/共68頁第四十七頁，共68頁。1） 可將同一封裝內(nèi)的CMOS門電路并聯(lián)使用 提高(t go)驅(qū)動(dòng)能力2)可外加驅(qū)動(dòng)(q dn)電路 需提高CMOS電路帶灌電流負(fù)載(fzi)的能力&111CMOSTTL同相器TTLIIL1.6mA、0.4mA第48頁/共68頁第四十八頁，共68頁。2. TTL門驅(qū)動(dòng)CMOS門VOH(TTL)VIH(CMOS), 高電壓(diny)不匹配。以上數(shù)據(jù)是在VCC=VDD=+5V時(shí)的值0.174HCT2第49頁/共68頁第四十九頁，共68頁。為解決(jiju)高電平匹配問題

26、,必須把TTL電路的VOH提高到3.5V以上IO T3管截止漏電流因?yàn)?yn wi)IO、IIH都很小，VOH VDDRp的計(jì)算(j sun)可參照OC門上拉電阻的計(jì)算(j sun)公式）IHOOHn(IIRVVPDD-第50頁/共68頁第五十頁，共68頁。1.門電路驅(qū)動(dòng)(q dn)LEDCMOS門具有對(duì)稱性,IOL=IOH, 既可以(ky)用拉電流驅(qū)動(dòng)也可以(ky)用灌電流驅(qū)動(dòng)。TTL門電路IOH很小(0.4mA), 不適于用拉電流驅(qū)動(dòng)。R=?拉電流驅(qū)動(dòng)VCCR=?灌電流驅(qū)動(dòng)拉電流:DDOHIVVR-灌電流：DOLDCCIVVVR-第51頁/共68頁第五十一頁，共68頁。解：LED正常(zh

27、ngchng)發(fā)光需要幾mA的電流，并且導(dǎo)通時(shí)的壓降VF為1.6V。根據(jù)附錄A查得，當(dāng)VCC=5V時(shí)，VOL=0.1V，IOL(max)=4mA，825mA4V10615 - - - ).(R例 試用74HC04六個(gè)CMOS反相器中的一個(gè)作為接口電路，使門電路的輸入(shr)為高電平時(shí)，LED導(dǎo)通發(fā)光。VCCR灌電流驅(qū)動(dòng)因此(ync)ID取值不能超過4mA。限流電阻的最小值為第52頁/共68頁第五十二頁，共68頁。2）驅(qū)動(dòng)機(jī)電(jdin)性負(fù)載例如(lr)驅(qū)動(dòng)低電流繼電器驅(qū)動(dòng)能力往往不足(bz)，關(guān)鍵是提供足夠大的驅(qū)動(dòng)電流。&VCC繼電器將幾個(gè)驅(qū)動(dòng)門并聯(lián)使用第53頁/共68頁第五十三頁

28、，共68頁。1. 多余輸入(shr)端的處理原則: (1)不影響邏輯功能 (2)工作(gngzu)穩(wěn)定可靠、抗干擾重要概念：TTL門電路懸空相當(dāng)于接高電平1.TTL與門、與非門：(1)可以懸空ABBAL1但不倡導(dǎo)多余輸入端懸空，會(huì)引入干擾。第54頁/共68頁第五十四頁，共68頁。（2）為防止干擾(gnro)一般還可以：IHbDCCIVRRRVVV-1R一般可以(ky)取10k以上&VCC經(jīng)上拉電阻接VCC&經(jīng)反相器接地&與其他輸入端并聯(lián)A=AAVCCT1Rb1VI經(jīng)大電阻接地第55頁/共68頁第五十五頁，共68頁。2.TTL“或非門”“或門”：多余輸入端絕對(duì)不許(bx)

29、懸空多余輸入端必須處理：接地；與其他(qt)輸入端并聯(lián)(A=A+A)L=A+B+1=0 引起邏輯錯(cuò)誤因?yàn)?接地1與其他輸入端并聯(lián)第56頁/共68頁第五十六頁，共68頁。3. CMOS邏輯門，輸入端懸空會(huì)破壞邏輯狀態(tài)(zhungti)，不允許懸空。與非門、與門接VDD或非門、或門接二. 去耦合濾波器數(shù)字電路一直以0、1的跳變方式工作，所以電路中可能(knng)存在較多的脈沖、尖峰電流干擾，將會(huì)影響門電路的正常工作。一般采取在電源附近，電源與地之間并聯(lián)一個(gè)10100F的大電容，第57頁/共68頁第五十七頁，共68頁。CDABFCDABFCDABF 321;能否(nn fu)正常工作？(a)不能線與；(b)接地電阻(dinz)太小，輸出為1；(c)輸出恒為0第58頁/共68頁第五十八頁，共68頁。1、寫出以下電路中L1L5輸出(shch)邏輯函數(shù)表達(dá)式TGTG1BACL5L4ACB1EN1ENC10KABL1TTL&AL210KCMOS1&ABC+5VL3R&第