第5章基本邏輯電路設(shè)計

1、第5章 基本邏輯電路設(shè)計 基本邏輯電路是數(shù)字系統(tǒng)設(shè)計中最基本的模塊。為了使讀者深入理解使用VHDL語言描述數(shù)字電路的方法，本章以基本邏輯電路的設(shè)計為例，通過有針對性的具體電路，幫助讀者完善VHDL的基礎(chǔ)知識，從而提高描述和設(shè)計數(shù)字電路的能力。在本章中，將介紹組合邏輯電路、時序邏輯電路和有限狀態(tài)機(jī)電路的設(shè)計方法。5.1 組合邏輯電路設(shè)計 組合邏輯電路是一種不含存儲元件的電路，其輸出完全由輸入決定。如果使用進(jìn)程的話，輸入信號都是進(jìn)程的敏感信號。本節(jié)介紹的組合邏輯電路包括門電路、三態(tài)門電路、總線緩沖器、編碼器、譯碼器、多路數(shù)據(jù)選擇器和多路數(shù)據(jù)分配器。5.1.1 門電路設(shè)計 門電路種類較多，我們設(shè)計一

2、個二輸入與非門、一個二輸入或非門和計一個二輸入異或門，其電路的符號，如圖5.1所示。5.1.1 門電路設(shè)計 1使用邏輯運(yùn)算符的描述方法 LIBRARY IEEE; /庫調(diào)用 USE IEEE.STD_LOGIC_1164.ALL; ENTITY GATE IS /實體部分，用于電路外部接口描述 PORT (A,B:IN STD_LOGIC; /定義外部輸入端口 Ynand,Yor,Yxor:OUT STD_LOGIC); /定義外部輸出端口 END GATE; ARCHITECTURE one OF GATE IS /結(jié)構(gòu)體部分，用于電路功能描述 BEGIN Ynand =A NAND B;

3、/與門輸出 Ynor =A NOR B; /或門輸出 Yxor =A XOR B; /異或門輸出 END one; 5.1.1 門電路設(shè)計 2使用真值表的描述方法 真值表反映了組合邏輯電路中輸出和輸入的邏輯關(guān)系，因此可以用真值表來實現(xiàn)組合邏輯電路的設(shè)計。上述三種門電路真值表，如表5.1所示。輸入輸出ABYnandYnorYxor001100110110101110005.1.2 三態(tài)門及總線緩沖器設(shè)計 三態(tài)門是驅(qū)動電路常用到的器件，其輸出除有高、低電平兩種狀態(tài)外，還有第三種狀態(tài)高阻態(tài)。其電路符號，如圖5.2所示。5.1.2 三態(tài)門及總線緩沖器設(shè)計 18位單向總線緩沖器 在微機(jī)的總線驅(qū)動中經(jīng)常用

4、到單向總線緩沖器，用于驅(qū)動地址總線和控制總線。其電路符號，如圖5.3所示。5.1.2 三態(tài)門及總線緩沖器設(shè)計 2雙向總線緩沖器 雙向總線緩沖器用于數(shù)據(jù)總線的驅(qū)動和緩沖，兩個數(shù)據(jù)端口均為雙向端口（INPUT），除了具有一個選通使能端EN外還有一個方向控制端DIR。其電路符號，如圖5.4所示。5.1.3 編碼器、譯碼器設(shè)計 在數(shù)字電路中，需要建立起特定的信息與二進(jìn)制碼間的聯(lián)系。輸入為特定信息，輸出為相應(yīng)的二進(jìn)制碼，這就是編碼器。輸入為二進(jìn)制碼，輸出為對應(yīng)的特定信息，這就是譯碼器。5.1.3 編碼器、譯碼器設(shè)計 18線-3線優(yōu)先編碼器 8線-3線優(yōu)先編碼器是最常見的一種編碼器，它將輸入的某一個有效信

5、號轉(zhuǎn)化為3位二進(jìn)制碼，為了應(yīng)對同時出現(xiàn)多個輸入信號都有效的情況，確定每個輸入信號的等級，進(jìn)行優(yōu)先編碼。電路符號如圖5.5所示。5.1.3 編碼器、譯碼器設(shè)計 23線-8線譯碼器 譯碼是編碼的逆過程，輸入為N位二進(jìn)制碼，輸出的 個信號中有且只有一個有效，每個輸入的二進(jìn)制碼與輸出信號是一一對應(yīng)的關(guān)系。3線-8線譯碼器輸入3位二進(jìn)制碼，確定8個輸出信號中的一個有效，其電路符號，如圖5.6所示。5.1.4 多路數(shù)據(jù)選擇器和多路數(shù)據(jù)分配器設(shè)計 多路數(shù)據(jù)選擇器和多路數(shù)據(jù)分配器都屬于通道選擇電路，多路數(shù)據(jù)選擇器是把從多個輸入支路中的一路作為輸出;多路數(shù)據(jù)分配器則是把一路輸入分配到多路輸出中的一路中。路徑的選

6、擇都由數(shù)據(jù)選擇控制端決定。5.1.4 多路數(shù)據(jù)選擇器和多路數(shù)據(jù)分配器設(shè)計 14選1數(shù)據(jù)選擇器 4選1數(shù)據(jù)選擇器是多路數(shù)據(jù)選擇器中最常見的一種。有四路輸入，一路輸出，輸出信號從四路輸入中選取一路。電路符號，如圖5.7所示。5.1.4 多路數(shù)據(jù)選擇器和多路數(shù)據(jù)分配器設(shè)計 21對4數(shù)據(jù)分配器 4對1數(shù)據(jù)分配器是4選1數(shù)據(jù)選擇器的逆過程。有一路輸入，四路輸出，輸入信號從四路輸出中選取一路通過。電路符號，如圖5.8所示。 5.2 時序邏輯電路設(shè)計 時序邏輯電路是含有存儲器件（觸發(fā)器）的電路，它由組合邏輯電路和存儲器件組成。它的輸出不僅由輸入信號決定，還由所處的狀態(tài)決定。時序邏輯電路的重要特征就是它必須有

7、時鐘信號來驅(qū)動。VHDL語言提供了用于對時鐘邊沿檢測的函數(shù)，為時序邏輯電路的設(shè)計帶來了極大的方便。5.2.1 觸發(fā)器設(shè)計 觸發(fā)器是構(gòu)成時序邏輯電路的基本元件。按照有無復(fù)位、置位功能以及復(fù)位、置位與時鐘信號是否同步，可以分為多種常見的D觸發(fā)器。這里以最常用的同步復(fù)位D觸發(fā)器為例，講述觸發(fā)器電路的設(shè)計方法。電路符號，如圖5.9所示5.2.2 寄存器設(shè)計 寄存器是由一組觸發(fā)器連接而成，用于存儲一組二進(jìn)制信息，廣泛用于各類數(shù)字系統(tǒng)。寄存器分為普通寄存器和特殊功能普通寄存器，特殊功能寄存器又包括：鎖存器、移位寄存器、串入串出寄存器、串入并出寄存器、并入串出寄存器。5.2.2 寄存器設(shè)計 1普通寄存器 一

8、般用D觸發(fā)器構(gòu)成寄存器。把一組D觸發(fā)器連接起來的時鐘輸入端口連接起來，由一個同步時鐘驅(qū)動，就構(gòu)成了一個8位寄存器。下面以8位寄存器為例，介紹寄存器的設(shè)計方法。5.2.2 寄存器設(shè)計 2鎖存器 鎖存器與寄存器很類似，區(qū)別在于，寄存器采用同步時鐘信號控制，而鎖存器采用電平信號控制。把8個D觸發(fā)器的時鐘輸入端口連接起來，并用一個電平信號進(jìn)行控制，就構(gòu)成了一個8位鎖存器。5.2.2 寄存器設(shè)計 3移位寄存器 移位寄存器除了具有存儲代碼的功能以外，還具有移位功能。所謂移位功能，是指寄存器里存儲的代碼能在移位脈沖的作用下依次左移或右移。因此，移位寄存器不但可以用來寄存代碼，還可用來實現(xiàn)數(shù)據(jù)的串并轉(zhuǎn)換、數(shù)值

9、的運(yùn)算以及數(shù)據(jù)處理等。 下面給出一個8位的移位寄存器，其具有左移一位或右移一位、并行輸入和同步復(fù)位的功能。5.2.3 計數(shù)器設(shè)計 計數(shù)器的邏輯功能就是用來記憶時鐘脈沖的個數(shù)，是數(shù)字系統(tǒng)中使用廣泛的時序電路。它不僅用于對時鐘脈沖計數(shù)，實現(xiàn)分頻、計時，還可以用于產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等。計數(shù)器的最大計數(shù)值稱為計數(shù)器的模。5.2.3 計數(shù)器設(shè)計 1同步計數(shù)器 同步計數(shù)器指在時鐘脈沖（計數(shù)脈沖）的驅(qū)動下，構(gòu)成計數(shù)器的各觸發(fā)器狀態(tài)統(tǒng)一動作。按照計數(shù)過程中的數(shù)字增減分類,可以把計數(shù)器分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。 加法計數(shù)器就是指在時鐘脈沖的作用下做遞增計數(shù)的計數(shù)器, 這里以最常

10、用的同步模12計數(shù)器為例，講述加法計數(shù)器的設(shè)計方法。5.2.3 計數(shù)器設(shè)計 2異步計數(shù)器 異步計數(shù)器又稱為行波計數(shù)器，將觸發(fā)器逐級串行連接起來，低位計數(shù)觸發(fā)器的輸出作為相鄰下一級計數(shù)觸發(fā)器的時鐘?？梢钥闯?構(gòu)成異步計數(shù)器的觸發(fā)器的翻轉(zhuǎn)有前有先后,不是同時發(fā)生的。異步計數(shù)器的計數(shù)延遲增加，計數(shù)器工作頻率較低。 用VHDL語言描述異步計數(shù)器，與同步計數(shù)器描述的區(qū)別主要體現(xiàn)在對各級時鐘的描述上。下面是一個由4個觸發(fā)器構(gòu)成的異步計數(shù)器，采用元件例化的方式生成。5.3 有限狀態(tài)機(jī)電路設(shè)計 在數(shù)字電路系統(tǒng)中，有限狀態(tài)機(jī)是一種十分重要的時序邏輯電路。狀態(tài)機(jī)的工作方式是根據(jù)按照預(yù)先設(shè)定的狀態(tài)順序依次運(yùn)行的，是

11、純硬件的順序控制電路。5.3.1 有限狀態(tài)機(jī)概述 有限狀態(tài)機(jī)是指輸出取決于輸入信號和當(dāng)前所處狀態(tài)的時序邏輯電路。有限狀態(tài)機(jī)含有一組具有記憶功能的寄存器，稱為狀態(tài)寄存器，這些寄存器的功能是記憶有限狀態(tài)機(jī)的內(nèi)部狀態(tài)，狀態(tài)寄存器的的下一個狀態(tài)不僅與輸入信號有關(guān)，而且還與該寄存器的當(dāng)前狀態(tài)有關(guān)。5.3.2 有限狀態(tài)機(jī)的算法描述 當(dāng)接到設(shè)計任務(wù)后，仔細(xì)研究所設(shè)計的數(shù)字控制系統(tǒng)的功能，如果該系統(tǒng)具有按一定順序產(chǎn)生不同輸出的特征，那么就可以用有限狀態(tài)機(jī)來實現(xiàn)該控制系統(tǒng)。5.3.3 有限狀態(tài)機(jī)的VHDL描述模式 使用VHDL語言的描述有限狀態(tài)機(jī)，基本上有固定描述方式，我們依葫蘆畫瓢，將狀態(tài)轉(zhuǎn)換真值表的內(nèi)容填入

12、模板，就可以設(shè)計出程序。模板代碼如下所示： 1實體部分 2說明部分 3狀態(tài)轉(zhuǎn)換進(jìn)程P1 4時序控制進(jìn)程P2 5輔助進(jìn)程5.4 設(shè)計實例：交通信號燈控制器設(shè)計 下面我們做一個實用且完整的數(shù)字系統(tǒng)設(shè)計。交通信號燈控制器的設(shè)計包含了組合邏輯、時序邏輯和有限狀態(tài)機(jī)的設(shè)計知識，具有較強(qiáng)的代表性。5.4.1 交通信號燈控制器設(shè)計要求 用戶設(shè)計一個由一條主干道和一條支干道的匯合點形成的十字交叉路口的交通燈控制器，具體要求如下： 主、支干道各設(shè)有一個綠、黃、紅指示燈，兩個顯示數(shù)碼管。 主干道處于常允許通行狀態(tài)，而支干道有車來才允許通行。當(dāng)主干道允許通行亮綠燈時，支干道亮紅燈。而支干道允許通行亮綠燈時，主干道亮紅燈。 當(dāng)主、支道均有車時，兩者交替允許通行，主干道每次放行45 s，支干道每次放行25 s，在每次由亮綠燈變成亮紅燈的轉(zhuǎn)換過程中，要亮5 s的黃燈作為過渡，并進(jìn)行減計時顯示。 主、支道均有監(jiān)測是否有車輛等待的傳感器，當(dāng)該方向沒有車輛時，可以提前放行另一方向。5.4.2 交通信號燈控制器的設(shè)計分析 經(jīng)過對交通燈控制器的要求進(jìn)行分析，發(fā)現(xiàn)采用有限狀態(tài)機(jī)的設(shè)計思路，可以實現(xiàn)其功能。它具有四個狀態(tài)：主、支干道通行狀態(tài)S0，主干道通行向支干道通行過渡的狀態(tài)S1，支干道通行狀態(tài)S2，支干道通行向主干道通行過渡的狀態(tài)S3。四個狀態(tài)循環(huán)往復(fù)順序轉(zhuǎn)換。輸入信號為