第04章 主存儲器

1、計算機組成與結構計算機組成與結構本科生課程教學本科生課程教學計算機學院q本課程主要講授計算機系統(tǒng)的硬件和軟件構成方法，包括硬件系統(tǒng)中運算器、控制器、存儲器、輸入設備和輸出設備和總線系統(tǒng)的構成原理等；并與當代先進的計算機技術相結合。是計算機科學與技術本科專業(yè)核心課程。q 本課程著重計算機系統(tǒng)組成與結構方面的教學和研究。本課程著重計算機系統(tǒng)組成與結構方面的教學和研究。計算機結構定義為系統(tǒng)程序員所能見到的計算機硬件特性；計算機組成是指計算機硬件的具體實現(xiàn)。計算機學院q主存儲器的概述q主存儲器的基本操作q隨機存儲器RAMq只讀存儲器ROMq主存儲器的組成與控制q多體交叉存儲器計算機學院一、存儲器的基本

2、概念一、存儲器的基本概念q存儲器的基本功能：存、取和記憶數(shù)據。 q存儲器是計算機中用于完成記憶功能的設備和器件。存儲器具有按給定地址進行寫入/讀出信息，并能長期保存信息的功能。計算機學院二、存儲器的主要性能二、存儲器的主要性能q1、容量：、容量：存儲器中能夠存放的最大信息量?；径攘繂挝粸樽止?jié)(Byte)。例如，10248(1KB)，20488(2KB)，40968(4KB)；Byte，KB，MB，GB，TB，PB(它們之間的進率為 )q2、存儲周期：存儲周期：存儲器從接收到讀/寫命令開始，直到完成讀數(shù)/寫數(shù)操作的時間稱為存儲周期 ；一般微機的存儲周期是100200ns或幾十ns。q3、可靠性

3、：可靠性：用故障平均間隔時間來衡量。q4、功耗及設備量：功耗及設備量：越小(少)越好。310MT計算機學院q若主存按字編址，即每個存儲單元存放一個字，字長超過8位，則存儲容量用單元數(shù)位數(shù)來描述。例1 某計算機的字長16位，它的存儲容量是64KW，若按字節(jié)編址，那么它的存儲容量可表示成128KB。例2 機器字長32位，其存儲容量為4MB，若按字編址，那么它的存儲容量可表示成1MW。計算機學院三、主存儲器的地位三、主存儲器的地位q主存儲器處于計算機系統(tǒng)的中心地位q當前執(zhí)行的程序和數(shù)據均存放在主存儲器中，CPU直接從主存儲器區(qū)指令和數(shù)據q多處理機利用主存儲器存儲共享數(shù)據qI/O設備利用主存儲器實現(xiàn)D

4、MA數(shù)據傳輸計算機學院四、主存儲器的分類四、主存儲器的分類 ROM (不可改寫 ROM) ROM(只讀存儲器) PROM (一次可改寫 ROM) EPROM (多次可改寫 ROM) 主存儲器 E2PROM(多次電可改寫 ROM) flash memory(快擦型存儲器) SRAM (靜態(tài)存儲器) RAM(隨機存儲器) DRAM(動態(tài)存儲器) 計算機學院q主存儲器與CPU的聯(lián)系結構框圖（參見教材P107圖4.1）。 q主存儲器的基本操作如下： 地址AR ，CPU發(fā)讀命令，則：M（AR）DR，存儲器發(fā)ready命令。 地址AR ，數(shù)據DR， CPU發(fā)寫命令，則DRM（AR），存儲器發(fā)ready命令

5、。計算機學院一、靜態(tài)存儲器一、靜態(tài)存儲器( (SRAM)SRAM)q靜態(tài)半導體存儲器靜態(tài)半導體存儲器( (SRAM)SRAM)：q可隨機讀寫；其存儲的數(shù)據表示為晶體三極管構成的雙穩(wěn)態(tài)電路的電平；存儲數(shù)據穩(wěn)定；不需刷新。計算機學院q存儲單元是存儲器中的最小存儲單位。它的基本作用是存儲一位二進制信息。作為存儲元的材料或電路，須具備以下基本功能：q(1)具有兩種穩(wěn)定狀態(tài)；(分別表示0和1）q(2)兩種穩(wěn)定狀態(tài)經外部信號控制可以相互轉換（即：能寫入）q(3)經控制，能讀出其中的信息；（即：能讀出） q(4)無外部原因，其中的信息能長期保存。（即：能保持）計算機學院 X地 址 譯 碼 線 Vcc T3

6、T4 A B T1 T2 7 T8 位 線1 Y地 址 譯 碼 線 位 線2 T5 T6 靜態(tài)MOS存儲元T1、T2、T3、T4組成的雙穩(wěn)態(tài)觸發(fā)器保存信息，它能長期保持信息的狀態(tài)不變，是因為電源通過T3、T4不斷供給T1或T2電流的緣故。其特點是當供電電源切斷時，原存的信息也消失。計算機學院q圖中T1、T2為工作管；T3、T4為負載管；T5、T6 、T7、T8為控制管。q兩個穩(wěn)態(tài)：T1導通，T2截止為“1”態(tài)；T2導通，T1截止為“0”態(tài)；q工作原理： 保保持持狀狀態(tài)態(tài) (X、Y 譯碼線為低電平，即 T5、T6 、T7、T8 均截止) 保持“1”態(tài)： T1導通A 低 保持“0”態(tài)： T2導通B

7、 低 B 高 T2截止 A 高 T1截止 計算機學院 寫入狀態(tài)寫入狀態(tài)(X、Y譯碼線為低電平，即T5、T6、T7、T8 均導通) q 寫“1”： 位線2為高電平B高T1導通；位線1加低電平A低T2截止； q 寫“0”： 位線2為低電平B低T1截止。位線1加高電平A高T2導通；計算機學院 讀出狀態(tài)讀出狀態(tài)(X、Y譯碼線為低電平，即T5、T6、T7、T8 均導通) q讀“1”(T2截止、T1導通)：Vcc從T4到T6、T8 使位線2有電流。q讀“0”(T1截止、T2導通)：Vcc從T3到T5、T7使位線1有電流；q所以，不同的位線上的電流使放大器讀出不同的信息“1”和“0”。計算機學院q(1)(1

8、)存儲體存儲體q存儲體用來存儲信息，它由靜態(tài)MOS存儲元組成，采用二維矩陣的連接方式，假定X方向有m根選擇線，Y方向有n根選擇線，則存儲矩陣為mn，在每個X、Y選擇線的交叉點有一個存儲元。q一個44的存儲矩陣的結構如下圖所示，其中的存儲元見單元電路。q圖中，存儲矩陣44161位，是指16個字的同一位，若用8個同樣的存儲矩陣，則可組成16個字、字長為8位的存儲體計算機學院計算機學院q(2)(2)地址譯碼器地址譯碼器q地址譯碼器的設計方案有兩種：一種是單譯碼，另一種是雙譯碼。q單譯碼結構中，地址譯碼器只有一個，譯碼器的輸出，選擇對應的一個字。若地址線數(shù)n2，譯碼后輸出224個狀態(tài)，對應4個地址，每

9、個地址中存一個4位的字。計算機學院q這種結構有一個缺點，就是當n較大時，譯碼器將變得復雜而龐大，使存儲器的成本迅速上升，性能下降。例如，n12時，譯碼器輸出為212根選擇線，每根選擇線還要配一個驅動器。所以，單譯碼結構只適用于小容量存儲器。q為了減少驅動器數(shù)量、降低成本，存儲器一般采用雙譯碼結構。這種結構中有X和Y兩個方向的譯碼器，如圖所示。計算機學院q(3)(3)片選和讀寫控制電路片選和讀寫控制電路 q由于一塊集成芯片的容量有限，要組成一個大容量的存儲器，往往需要將多塊芯片連接起來使用，這就存在某個地址要用到某些芯片，而其它芯片暫時不用的問題，這就是所謂片選。只有片選信號有效時，該芯片才被選

10、中，此片所連的地址線才有效，才能對它進行讀或寫操作。片選和讀寫控制電路如下圖所示。計算機學院 W R 當 CS0 時 若 WE0則W1， 控制寫入電路進行寫入； 若WE1 則R1，控制讀出電路進行讀出； 當CS1 時 R0、 W0， 讀與寫均不能進行。 片選和讀寫控制電路 CS WE 計算機學院(4)(4)靜態(tài)靜態(tài)MOSMOS存儲器芯片存儲器芯片qRAM存儲器芯片有很多種型號，其地址線的引腳數(shù)與存儲芯片的單元數(shù)有關，數(shù)據線的引腳數(shù)與存儲芯片的字長有關。另外，每一芯片必須有一片選信號，對于RAM存儲器芯片還必須有一讀寫信號，加上電源線、地線組成芯片的所有引腳。q存儲器芯片的地址范圍是其地址線從全

11、“0”到全“1”進行編碼q將大量的存儲單元可以構成一個存儲陣列，參見P109圖4.4計算機學院二、動態(tài)存儲器二、動態(tài)存儲器( (DRAM)DRAM)q動態(tài)半導體存儲器動態(tài)半導體存儲器( (DRAM)DRAM)：它利用電容器存儲電荷的特性來存儲數(shù)據，可以提高存儲器芯片的存儲容量，降低成本，減少功耗。但必須不斷地刷新每個存儲單元中存儲的信息。計算機學院1 1存存儲儲單單元元的的讀讀寫寫原原理理 字線 為了縮小存儲器的體積，提高集成度，動態(tài) 存儲元由四管簡化到三管單元，最后簡化到單管單元。單管動 T C 態(tài)存儲元電路如圖所示，它由一個管子和一個電容C構 CD 成。 VDD 單管動態(tài)存儲元 數(shù)據線位線

12、 計算機學院q寫入：寫入：字選擇線為“1”，T管導通，寫入信息由位線(數(shù)據線)存入電容C中； q讀出：讀出：字選擇線為“1”，存儲在電容C上的電荷，通過T輸出到數(shù)據線上，通過讀出放大器即可得到存儲信息。q為了節(jié)省面積，這種單管存儲元電路的電容C不可能做得很大，一般都比數(shù)據線上的分布電容CD小。因此，每次讀出后，存儲內容就被破壞。為此，必須采取恢復措施，以便再生原存的信息。q單管電路的元件數(shù)量少，集成度高，但因讀“1”和“0時，數(shù)據線上的電平差別很小，需要有高鑒別能力的讀出放大器配合工作，外圍電路比較復雜。計算機學院2.2.動態(tài)存儲器的刷新動態(tài)存儲器的刷新（1 1）刷新）刷新 q動態(tài)存儲元是依靠

13、柵極電容上有無電荷來表示信息的，但電容的絕緣電阻不是無窮大，因而電荷會泄漏掉。通常，MOS管柵極電容上的電荷只能保持幾個毫秒。為了使已寫入存儲器的信息保持不變，一般每隔一定時間必須對存儲體中的所有記憶單元的柵極電容補充電荷，這個過程就是刷新。計算機學院（2 2）動態(tài)存儲器存儲器如何刷新）動態(tài)存儲器存儲器如何刷新q無論是由刷新控制邏輯產生地址逐行循環(huán)地刷新，還是芯片內部自動地刷新，都不依賴于外部的訪問，刷新對CPU是透明的。q刷新通常是一行行地進行的，每一行中各記憶單元同時被刷新，故刷新操作時僅需要行地址，不需要列地址。q刷新操作類似于讀出操作，但又有所不同。因為刷新操作僅是給柵極電容補充電荷，

14、不需要信息輸出。另外，刷新時不需要加片選信號，即整個存儲器中的所有芯片同時被刷新。 計算機學院（3 3）刷新方式）刷新方式q常用的刷新方式由三種：集中式、分散式、異步式。q設存儲器為10241024矩陣，讀寫周期tc200ns，刷新間隔為2ms，那么，在2ms內就有10,000個tc。集中刷新方式q下圖(a)為集中刷新方式的時間分配圖。在2ms內，前一段時間進行讀或寫或保持。保持狀態(tài)即未選中狀態(tài)，既不讀也不寫。后一段集中進行刷新。用于刷新的時間只需1024個tc，且集中在后段時間。前段8976個tc都用來讀寫保持。q這種方式的主要缺點是在集中刷新的這段時間內不能進行存取訪問，稱之為死時間 計算

15、機學院讀/寫/保持 刷新 tc tc 0 1 2 8975 0 1 1024 2ms (a) 讀/寫 刷新 讀/寫 刷新 讀/寫 刷新 tc tc ts (b) 2ms 讀/寫 刷新 讀/寫 刷新 1800ns 1800ns (c) 計算機學院分散刷新方式q分散刷新方式如圖(b)所示。它是把系統(tǒng)周期ts分為兩半，前半段用來進行讀或寫或保持，后半段作為刷新時間。這種方式下，每過1024個ts整個存儲器就刷新一次。讀寫周期tc200ns，系統(tǒng)周期為400ns，那么，只需409.6s即可將整個存儲器刷新一遍。顯然，在2ms內可進行多次刷新。因刷新過于頻繁，影響了系統(tǒng)的速度，但它不存在死時間。這種方式

16、不適合于高速存儲器。計算機學院分布刷新方式q將以上兩種方式結合起來，便形成異步刷新方式，如圖 (c)所示。它是先用要刷新的行數(shù)對2ms進行分割，然后再將已分割的每段時間分為兩部分，前段時間用于讀或寫或保持， 后一小段時間用于刷新。行數(shù)為1024時，可保證每隔2106/10241953ns刷新一行，取刷新信號周期為1800ns。這樣既充分利用了2ms時間，又能保持系統(tǒng)的高速性。q動態(tài)隨機存儲存儲器的陣列結構參見P110圖4.9。計算機學院qDRAM和SRAM均為可任意讀寫的隨機存儲器，當?shù)綦姇r，所存儲的內容立即消失，所以是易失性存儲器。而ROM半導體存儲器，即使停電，所存儲的內容也不會丟失。一、

17、掩模式只讀存儲器一、掩模式只讀存儲器( (ROM)ROM)q掩模式ROM由芯片制造商在制造時寫入內容，以后只能讀而不能再寫入。q其基本存儲原理是以元件的“有無”來表示該存儲單元的信息(“1”或“0”)，可以用二極管或晶體管作為元件，其存儲內容是不會改變的，如圖所示。計算機學院計算機學院二、可編程序的只讀存儲器二、可編程序的只讀存儲器( (PROM)PROM)qPROM可由用戶根據自己的需要來確定ROM中的內容，常見的熔絲式PROM是以熔絲的接通和斷開來表示所存的信息為“1”或“0”, 如圖所示。剛出廠的產品，其熔絲是全部接通的，使用前，用戶根據需要斷開某些單元的熔絲(寫入)。斷開后的熔絲是不能

18、再接通了，因此，它是一次性寫入的存儲器。掉電后不會影響其所存儲的內容。計算機學院計算機學院三三 、 可可 擦擦 可可 編編 程程 序序 的的 只只 讀讀 存存 儲儲 器器 ( (E EP PR R O OM M) ) 為 了 能 多 次 修 改 R O M 中 的 內 容 ，產 生 了 E PR O M 。其 基 本 存 儲 單 元 由 一 個 管 子 組 成 ，但 與 其他 電 路 相 比 管 子 內 多 增 加 了 一 個 浮 置 柵 ， 如 圖 所 示 。 V c E PR O M 存 儲 器 在 出 廠 時 浮 置 柵 中 無 電 子 ， 所 有 位 線 輸 出 均 為 “ 1” 信

19、息 。 字 線 寫 “ 0” 時 ， 在 D 、 S 間 加 25V 高 壓 ， 外 加 編 程 脈 沖 (寬 50 m s)， 被 選 中 的 單 元 在 高 壓 的 作 用 下 被 注 入 電 子 ， E PR O M 管 導 通 ， 位 線 輸 出 “ 0” 信 息 ， 即 使 掉 電 ， 信 息 仍 保 存 。 D 位 當 E PR O M 中 的 內 容 需 要 改 寫 時 ， 先 將 其 全 部 內 容 擦 除 ， 然 后 再 S 線 編 程 。 擦 除 是 靠 紫 外 線 使 浮 置 柵 上 電 荷 泄 漏 而 實 現(xiàn) 的 。 E PR O M 芯 片 封 裝 上 方 有 一 個

20、 石 英 玻 璃 窗 口 ， 將 器 件 從 電 路 上 取 下 ， 用 紫 外 線 照 E P R O M 存 儲 單 元 射 這 個 窗 口 ， 可 實 現(xiàn) 整 體 擦 除 ， E PR O M 的 編 程 次 數(shù) 不 受 限 制 。 G 計算機學院四、四、可電擦可編程序只讀存儲器可電擦可編程序只讀存儲器(E2PROM)qE2PROM的編程序原理與EPROM相同，但擦除原理完全不同，重復改寫的次數(shù)有限制(因氧化層被磨損)，一般為10萬次。其讀寫操作可按每個位或每個字節(jié)進行，類似于SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多。E2PROM每個存儲單元采用兩個晶體管。其柵極氧化層比E

21、PROM薄，因此具有電擦除功能。計算機學院五、五、快擦除讀寫存儲器快擦除讀寫存儲器(Flash Memory)qFlash Memory是在EPROM與E2PROM基礎上發(fā)展起來的，它與EPROM一樣，用單管來存儲一位信息，它與E2PROM相同之處是用電來擦除。但是它只能擦除整個區(qū)或整個器件。q快擦除讀寫存儲器兼有ROM和RAM兩者的性能，又有ROM、DRAM一樣的高密度。目前價格已略低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲量、非易失性、低價格、可在線改寫和高速度(讀)等特性的存儲器。它是近年來發(fā)展很快很有前途的存儲器。 計算機學院一、主存儲器的基本組織一、主存儲器的基本組織q

22、由于每一個集成片的存儲容量終究是有限的，所以需要一定數(shù)量的片子按一定方式進行連接后才能組成一個完整的存儲器。1 1、位擴展、位擴展q位擴展指的是用多個存儲器器件對字長進行擴充。q位擴展的連接方式是將多片存儲器的地址、片選、讀寫控制端相應并聯(lián)，數(shù)據端分別引出。q由mKn1的存儲器芯片組成mKn2的存儲器，需(n2n1)片mKn1的存儲器芯片。計算機學院q例4.3 由16K4的存儲器芯片組成16K8的存儲器，畫出該存儲器的組成邏輯框圖。q解：由16K4的存儲器芯片組成16K8的存儲器，需(842)片16K4的存儲器芯片，存儲器擴展圖如下圖所示。計算機學院A13 A0 地 址 線 CS CS 16K

23、4 16K4 WE WE D0 D3 D4 D7 數(shù) 據 線 計算機學院2、字擴展、字擴展 q字擴展指的是增加存儲器中字的數(shù)量。靜態(tài)存儲器進行字擴展時，將各芯片的地址線、q數(shù)據線、讀寫控制線相應并聯(lián)，而由片選信號來區(qū)分各芯片的地址范圍。q由m1Kn的存儲器芯片組成m2Kn的存儲器，需(m2m1)片m1Kn的存儲器芯片。計算機學院q例，由16K8的存儲器芯片組成64K8的存儲器，設計出該存儲器的組成邏輯框圖。 q解：由16K8的存儲器芯片組成64K8的存儲器，需(64164)片16K8的存儲器芯片。下圖所示是字擴展連接方式圖，其中數(shù)據線D0D7與各片的數(shù)據端相連，地址總線低位地址A0A13與各芯

24、片的14位地址端相連，而兩位高位地址A14、A15經過譯碼器和4個片選端相連。計算機學院計算機學院3、字位同時擴展、字位同時擴展q實際存儲器往往需要字向和位向同時擴充， 由m1Kn1的存儲器芯片組成m2Kn2的存儲器，需(m2m1)(n2n1)片m1Kn1的存儲器芯片。q q例，例，用16k8位的SRAM芯片構成64K16位的存儲器，要求畫出該存儲器的組成邏輯框圖。計算機學院q解：解：用16k8位的SRAM芯片構成64K16位的存儲器，需(6416168)8)片16K8的存儲器芯片。存儲器容量為64K16位，其地址線為16位(A15A0)，數(shù)據線16位(D15D0)，SRAM芯片容量為16K8

25、位，其地址線為14位，數(shù)據線為8位，因此組成存儲器時須字位同時擴展。字擴展采用2 ：4譯碼器，以16K為一個模塊，共4個模塊。位擴展采用兩片串接。q存儲器的組成邏輯框圖如下圖所示。計算機學院 D15D0 A13A0 16k8 16k8 2：4 A14 譯 A15 碼 16k8 16k8 器 MREQ 16k8 16k8 WE 16k8 16k8 計算機學院q例：例：某16位機的主存采用半導體存貯器，地址碼為20位，若使用8K8位SRAM芯片組成該機所允許的最大主存空間，并選用模塊板結構形式。問： 若每個模板為64K16位，共需幾個模塊板? 每個模塊內共有多少片RAM芯片? 主存共需多少RAM芯

26、片？CPU如何選擇模塊板？計算機學院q解：解：q 由于主存地址碼給定20位，所以最大空間為220=1M，主存的最大容量為1MW?，F(xiàn)在每個模塊板的存貯容量為64K16 ，所以主存共需1024K/64K=16塊板。q 每個模塊板的存貯容量為64K16，現(xiàn)用8K8位的SRAM 芯片。每塊板采用位并聯(lián)與地址串聯(lián)相結合的方式：即用2片SRAM芯片拼成8K16位(共8組)，用地址碼的低13位(A0A12)直接接到芯片地址輸入端，然后用地址碼的高3位(A15A13)通過 3：8 譯碼器輸出分別接到8組芯片的片選端，共 82=16個SRAM 計算機學院q 根據前面所得，共需16個模板，每個模板上有16片芯片，

27、故主存共需1616=256片芯片(SRAM)。qCPU選擇各模塊板的方法是：A12A0為芯片內部地址，A15 A14 A13為模塊板內部的芯片選擇地址，A19A18A17A16通過4：16譯碼器輸出選擇各模塊。計算機學院 WE D15D0 8K8 8K8 8K8 8K8 8K8 8K8 8K8 8K8 A12A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 使能端 E A B C 3：8 譯 碼 器 (74LS138) A13 A14 A15 A15A0 D15D0 64K16 的模塊條 使能端 E 讀/寫控制端 WE 計算機學院 讀/寫控制端 WE D15D0 CPU 64K16 的模塊

28、 64K16 的模塊 64K16 的模塊 64K16 的模塊 A15A0 Y0 Y1 Y14 Y15 4：16 譯碼器 存儲器控制端 MREQ A16 A17 A18 A B C D A19 計算機學院4、主存儲器的設計示例、主存儲器的設計示例q例例1：用8K8位的ROM芯片和8K4位的RAM芯片組成存儲器，按字節(jié)編址，其中RAM的地址為0000H5FFFH，ROM地址的地址為C000HFFFFH，設計出此存儲器組成結構圖及與CPU的連接圖。計算機學院q解解：qRAM的地址范圍展開為： q000 0000000000000 010 1111111111111，A12A0從0000H1FFFH，

29、 容量為：8K ;q高位地址A15 A14A13從000010，q所以RAM的容量為：8K3=24K。qRAM用8K4的芯片組成，需8K4的芯片6片。計算機學院qROM的末地址首地址=FFFFHC000H=3FFFH，所以ROM的容量為：214=16K。ROM用8K8的芯片組成，需8K8的芯片2片。qROM的地址范圍展開為：1100 0000 0000 00001111 1111 1111 1111 高為地址A15 A14A13從110111 。計算機學院 WE D7D0 CPU 8K4 8K4 8K4 8K8 ROM 8K8 ROM 8K4 8K4 8K4 A12A0 Y0 Y1 Y2 Y3

30、 Y4 Y5 Y6 Y7 MREQ A B C 3：8 譯 碼 器 (74LS138) A15A13 計算機學院q例例2：已知配有一個地址空間為0000H3FFFH的ROM區(qū)域(由一片芯片組成)，現(xiàn)在再用RAM芯片8K8形成16K8的RAM區(qū)域，起始地址為8000H，RAM芯片有CS和WE信號控制端，CPU的地址總線為A15A0，數(shù)據總線D7D0，控制信號為MREQ和WE，要求：q(1)設計地址譯碼方案 q(2)將RAM和ROM用CPU連接計算機學院q解：解：已有的ROM區(qū)域是16K8，RAM區(qū)域需2片8K8的芯片，起始地址為8000H。地址分析如下： 0 0 0 0 0 0 0 0 0 0

31、0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 R O M 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 R A M 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 R A M 2 計算機學院q方案一：q以內部地址少的為主，地址譯碼方案： 用A15A14 A13作譯碼器輸入，則 Y0 和Y1選ROM， Y4選RAM1， Y5選RAM2。 擴展圖與連接圖如圖所示。計算機學院 D7 D0 R/W

32、 D7 D0 D7 D0 D7 D0 RO M RAM 1 RAM 2 CPU 16K 8 8K 8 8K 8 A0 A12 A0 A12 A0 A12 A0 A12 CS1 CS2 CS3 M REQ Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3:8 譯 碼 器 A13 A B C A14 A15 計算機學院q方案二：以內部地址多的為主，地址譯碼方案：用A15A14作譯碼器輸入，則Y0 選ROM；Y2選RAM1和RAM2；當A13=0時選RAM1，當A13=1時選RAM2。擴展圖與連接圖如圖示。計算機學院 D7D0 R/W D7D0 D7D0 D7D0 ROM RAM1 RAM2 CP

33、U 16K8 8K8 8K8 A0A12 A0A12 A0A12 A0A12 CS1 CS2 CS3 A13 Y0 Y1 Y2 Y3 MREQ 2:4 譯碼器 A14 A B A15 計算機學院q例例3：用16K8的芯片設計一個64K16的存儲器。當B=0時訪問16位數(shù)；當B=1時訪問8位數(shù)?！鞠嚓P知識】存儲器的設計，即能按8位訪問，又能按16位訪問 由于要求存儲器能按字節(jié)訪問，即：64K16=128K8=2178，所以地址線需17根，數(shù)據線為16根。 先設計一個模塊將16K8擴展成16K16，內部地址為A14A1，如圖所示。計算機學院 設設計計方方案案真真值值表表 B A0 C D 說 明

34、A14A1 0 0 1 1 訪問16位數(shù) 16K8 16K8 0 1 0 0 不訪問 CS1 CS2 1 0 1 0 訪問偶存儲體 偶存儲體 奇存儲體 1 1 0 1 訪問奇存儲體 單個模塊的擴展圖 由此真值表可得： C A0 D AB0 計算機學院64K16 的存儲器的存儲器需要四個模塊，因此需用 2：4 譯碼器，譯碼器 的輸出一般是低電平有效，設經反相后的輸出分別為 Y、Y2、Y1、Y0則： CS1、CS2、CS3、CS4、CS5、CS6、CS7、CS8的表達式分別為 ： CS1YC0 CS3 YC1 CS5 YC2 CS7 YC3 CS2YD0 CS4 YD1 CS6 YD2 CS8 Y

35、D3 計算機學院 D15D0 16 A0 8 8 A14A1 16K8 16K8 C CS1 B D 00 Y0 CS2 8 8 16K8 16K8 CS3 16 A156 2:4 01 Y1 譯 CS4 8 8 碼 16K8 16K8 A16 器 CS5 CPU 10 Y2 CS6 8 8 16K8 16K8 MREQ 11 Y CS7 CS8 R/W =1 計算機學院q例例4：用16K8的芯片設計一個64K32的存儲器。當B1B0=00時訪問32位數(shù)；當B1B0=01時訪問16位數(shù)；當B1B0=10時訪問8位數(shù)； 存儲器的設計，即能按8位訪問，又能按16位訪問，還能按32位訪問。q由 于

36、要 求 存 儲 器 能 按 字 節(jié) 訪 問 ， 即 ：64K32=256K8=2188，所以地址線需18根，數(shù)據線為32根。計算機學院 A1 5 A2 1 6 K 8 1 6 K 8 1 6 K 8 1 6 K 8 存 儲 體1 存 儲 體2 存 儲 體3 存 儲 體4 CS1 CS2 CS3 CS4 單 個 模 塊 的 擴 展 圖 設存儲體1選中時C=1；存儲體2選中時D=1；存儲體3選中時E=1；存儲體4選中時F=1。設計方案見表。 計算機學院 B1B0 A1 A0 C D E F 說 明 0 0 0 0 1 1 1 1 訪 問 32 位 數(shù) 0 0 0 1 0 0 0 0 不 訪 問 0

37、 0 1 0 0 0 0 0 不 訪 問 0 0 1 1 0 0 0 0 不 訪 問 0 1 0 0 1 1 0 0 訪 問 16 位 數(shù) 0 1 0 1 0 0 0 0 不 訪 問 0 1 1 0 0 0 1 1 訪 問 16 位 數(shù) 0 1 1 1 0 0 0 0 不 訪 問 1 0 0 0 1 0 0 0 訪 問 存 儲 體 1 1 0 0 1 0 1 0 0 訪 問 存 儲 體 2 1 0 1 0 0 0 1 0 訪 問 存 儲 體 3 1 0 1 1 0 0 0 1 訪 問 存 儲 體 4 計算機學院 由此真值表可得 C 、D、E、F 的邏輯表達式，由于表達式 較復雜，在此就不給出了

38、。 64K32 的存儲器需要四個模塊， 因此需用 2：4 譯碼器，譯碼器的輸出一般是低電平有效， 設經反相后的輸出分別為 Y、Y2、Y1、Y0則 CS1、CS2、CS3、CS4、CS5、CS6、CS7、CS8 、CS9、CS10、 CS11、CS12、CS13、CS14、CS15、CS16的表達式分別為： CS1YC0 CS5YC1 CS9YC2 CS13YC3 CS2YD0 CS6YD1 CS10YD2 CS14YD3 CS3YE0 CS7YE1 CS11YE2 CS15YE3 CS4YF0 CS8YF1 CS12YF2 CS16YF3 計算機學院 D31D0 32 A0 8 8 8 8 A

39、15A2 10 16K8 16K8 16K8 16K8 CS1 CS2 CS3 CS4 CPU B1 B0 A1 A0 8 8 8 8 00 Y0 16K8 16K8 16K8 16K8 CS5 CS6 CS7 CS8 A16 01 邏 2：4 Y1 譯 輯 8 8 8 8 碼 16K8 16K8 16K8 16K8 A17 器 10 Y2 電 CS9 CS10 CS11 CS12 11 Y 路 M REQ 8 8 8 8 16K8 16K8 16K8 16K8 CS13 CS14 CS15 CS16 R/W 計算機學院二、存儲器的工作周期二、存儲器的工作周期q在與中央處理器連接時，CPU的時

40、序與存儲器的讀、寫周期之間的配合問題是非常重要的。對于已知的RAM存儲片，讀寫周期是已知的。下圖示出RAM芯片的讀周期與寫周期的時序波形圖。計算機學院 tR C tA 地 址 W E DO U T (a ) 讀 周 期 地 址 W E tD W DIN (b ) 寫 周 期 tC O C S tW C S TA W tW R tW C 計算機學院1 1、讀周期、讀周期q從給出有效地址后，到讀出所選中單元的內容外部數(shù)據總線上穩(wěn)定地出現(xiàn)所需的時間tA稱為讀出時間。 q讀周期與讀出時間是兩個不同的概念，讀周期時間tRC表示存儲片進行兩次連續(xù)讀操 作時所必須間隔的時間，它總是大于或等于讀出時間。q片選

41、信號CS必須保持到數(shù)據穩(wěn)定輸出，tCO為片選的保持時間。q在讀周期中為WE高電平。計算機學院2、寫周期、寫周期q要實現(xiàn)寫操作，必須要求片選CS和寫命令WE信號都為低。q要使數(shù)據總線上的信息能夠可靠地寫入存儲器，要求CS信號與WE信號相“與”的寬度至少應為tW。q為了保證在地址變化期間不會發(fā)生錯誤寫入而破壞存儲器的內容，信號在地址變化期間必須為高。q為了保證有效數(shù)據的可靠寫入，地址有效的時間至少應為tWC tAWtWtWR。q為了保證CS和 WE變?yōu)闊o效前能把數(shù)據可靠地寫入，要求寫入的數(shù)據必須在tDW以前，保證在數(shù)據總線上已經穩(wěn)定。計算機學院q例，下圖是某SRAM的寫入時序圖，其中是讀寫命令控制

42、線，當線為低電平時，存儲器按當時地址2450H把數(shù)據線上的數(shù)據寫入存儲器。 請指出圖(a)寫入時序中的錯誤，并畫出正確的寫入時序圖。計算機學院地 址 2159 2450 2200 數(shù) 據 W E 圖 (a) 寫 入 時 序 解：在線為低電平時，地址、數(shù)據都不能再變化，正確的寫入時序圖如圖 (b)。計算機學院地址 2159 2450 2200 數(shù)據 WE 圖 (b) 正確的寫入時序 計算機學院一、提高存儲器工作速度的技術一、提高存儲器工作速度的技術q多體交叉存儲器是指存儲體內有多個容量相同的存儲模塊，而且各存儲模塊都有各自獨立的地址寄存器、譯碼器和數(shù)據寄存器。各模塊可獨立進行工作。q交叉存取是指

43、各個模塊的存儲單元交叉編址且存取時間均勻分布在一個存取時間周期內。q多個模塊采用交叉編址，連續(xù)的地址被安排在不同的模塊中。計算機學院二、二、多體交叉存儲器結構多體交叉存儲器結構 A B M A R0 M A R1 M A R2 M A R3 0 1 2 3 4 5 6 7 時 M 0 M 1 M 2 M 3 序 控 K+0 K+1 K+2 K+3 制 M D R0 M D R1 M D R2 M D R3 D B 計算機學院三、三、 q大容量的主存儲器可由多個存儲體組成，每個存儲體有自己獨立的讀寫線路、地址寄存器和數(shù)據寄存器，稱為“存儲模塊”。q若在M個模塊上交叉編址 稱為模M交叉編址。（參見

44、P125圖4.22)q若存儲器有M個模塊，每個模塊容量為L，各模塊低位交叉編址，連續(xù)分布，第i個模塊的地址編號為：q其中：j=0,1,2,L-1; i=0,1,2,M-1)2(mm ijM計算機學院q地址的模四交叉編址如下：模體地址編址序列對應二進制地址最低二位M0M1M2M30,4,8,12,4J+0,1,5,9,13,4J+1,2,6,10,14,4J+2,3,7,11,15,4J+3,00011011q一般模塊數(shù)M取2的m次冪，有的機器采用質數(shù)個模塊。銀河機的M為31。計算機學院q一般交叉存儲器為了實現(xiàn)流水線方式存儲，每通過(為總線傳送周期)時間延遲后啟動下一模塊，應滿足Tm， 交叉存儲

45、器要求其模塊數(shù)m，以保證啟動某模塊后經過m時間后再次啟動該模塊時，它的上次存取操作已經完成。這樣連續(xù)讀取這樣連續(xù)讀取m m個字所需要時間為：個字所需要時間為：t tT T(m (m 1) 1) 。計算機學院q例例1 1：設存儲器容量為32字，字長64位，模塊數(shù)m4，分別畫出順序方式和交叉方式組織的存儲器結構和編址示意圖。q解：解：(1) (1) 順序方式順序方式 內存地址格式 4 3 2 1 0 模塊 字q存儲器結構和編址示意圖如下圖(a)所示。計算機學院4 3 2 1 0 模 塊 字 譯 碼 器 M0 M1 M2 M3 0 8 16 24 1 9 17 25 譯 2 10 18 26 3 1

46、1 19 27 碼 4 12 20 28 5 13 21 29 器 6 14 22 30 7 15 23 31 數(shù)據總線(64 位) (a) 順序存儲器 計算機學院q( (2) 2) 交叉方式交叉方式 內存地址格式 4 3 2 1 0 字 模塊q存儲器結構和編址示意圖如下圖(b)所示。計算機學院4 3 2 1 0 字 模 塊 譯 碼 器 M0 M1 M2 M3 0 1 2 3 譯 4 5 6 7 8 9 10 11 碼 12 13 14 15 16 17 18 19 器 20 21 22 23 24 25 26 27 28 29 30 31 數(shù) 據 總 線 (64 位 ) (b) 交 叉 存

47、儲 器 計算機學院q例例2：設存儲器容量為4M字，字長32位，模塊數(shù)m = 4，分別用順序方式和交叉方式進行組織，存儲周期T = 200ns，數(shù)據總線寬度32位，總線傳送周期= 50ns。問順序存儲器和交叉存儲器的平均存取時間、帶寬各是多少？q【相關知識】 順序方式和交叉方式存儲器的效率計算機學院【解答】q順序存儲器和交叉存儲器連續(xù)讀出m=4個字的信息總量都是： q = 32位 4 =128位q 順序存儲器和交叉存儲器連續(xù)讀出4個字所需的時間分別是： T1 = mT = 4 200ns =800ns = 8 10 7 (S) T2 = T (m1) t =200ns 350ns = 350ns = 3.5 107 (S) 計算機學院q順序存儲器和交叉存儲器的平