數(shù)字電子技術(shù)FPGA實(shí)驗(yàn)指導(dǎo)書(shū)

1、數(shù)字電子技術(shù)基礎(chǔ)與FPGA實(shí)驗(yàn)指導(dǎo)書(shū)前 言FPGA是英文Field Programmable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。      FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input

2、Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有：     1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。      2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。     3）FPGA內(nèi)部有豐富的觸發(fā)器和IO引腳。     4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。    

3、 5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。     可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。     目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等，本實(shí)驗(yàn)平臺(tái)選用了ALTERA公司Cyclone II系列芯片     FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采

4、用不同的編程方式。     加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一

5、種使用范圍較小的設(shè)計(jì)語(yǔ)言 。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為A I/IEEE的標(biāo)準(zhǔn)（IEEE STD 1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為A I/IEEE的A I/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。VHDL的英文全寫(xiě)是：VHSIC（Very High eed Integrated Circuit）Hardware Descriptiong Language.翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是

6、用在FPGA/CPLD/EPLD的設(shè)計(jì)中。    本實(shí)驗(yàn)平臺(tái)可做FPGA的學(xué)習(xí)實(shí)驗(yàn)箱，主芯片采用了ALTERA公司的CycloneII系列EP2C5T144C8N，學(xué)習(xí)VHDL語(yǔ)言，為數(shù)字電路系統(tǒng)設(shè)計(jì)打下堅(jiān)實(shí)的基礎(chǔ)，學(xué)習(xí)ALTERA公司的開(kāi)發(fā)平臺(tái)Quartus II 9.0 ，掌握FPGA系統(tǒng)的開(kāi)發(fā)設(shè)計(jì)流程。第一章FPGA系統(tǒng)1.1 系統(tǒng)簡(jiǎn)介 本FPGA系統(tǒng)教學(xué)開(kāi)發(fā)平臺(tái)采用國(guó)際著名可編程邏輯器件公司Altera的CycloneII系列芯片為核心，整個(gè)平臺(tái)采用模塊化設(shè)計(jì)，各種模塊可以自由組合，同時(shí)提供豐富的擴(kuò)展接口，非常適合于FPGA學(xué)習(xí)。開(kāi)發(fā)工程師可利用

7、VHDL語(yǔ)言、Verilog語(yǔ)言、原理圖或方程式，結(jié)合Altera集成開(kāi)發(fā)環(huán)境Quartus II，進(jìn)行編輯、綜合、仿真和布局布線，通過(guò)加載配置并進(jìn)行設(shè)計(jì)驗(yàn)證。它可以滿足絕大多數(shù)組合邏輯電路、時(shí)序邏輯電路設(shè)計(jì)需求； 可以進(jìn)行初級(jí)的SOPC設(shè)計(jì)，簡(jiǎn)單的NIOS初級(jí)核設(shè)計(jì)，此書(shū)安排的實(shí)驗(yàn)由簡(jiǎn)單到難，一步一步引導(dǎo)你入FPGA的世界。1.2 系統(tǒng)功能特點(diǎn)板上1.2V，5V，3.3V完整電源管理50M有源晶振，及一個(gè)擴(kuò)展晶振接口支持JTAG調(diào)試仿真模式和AS下載配置模式雙復(fù)位系統(tǒng)，重新配置與軟件復(fù)位主芯片采用Cyclone II 系列 EP2C5T144C8N芯片，資源豐富8個(gè)七段數(shù)碼管PS2鍵盤(pán)標(biāo)準(zhǔn)接

8、口標(biāo)準(zhǔn)RS232串口蜂鳴器VGA標(biāo)準(zhǔn)接口IIC芯片，AT24C02SPI芯片，AT93C46RTC芯片，DS1302，及備用電池溫度傳感器，DS18B208位AD，TLC549，及電位器10位DA，TLC5615LCD1602液晶8位撥碼開(kāi)關(guān)4X4標(biāo)準(zhǔn)矩陣鍵盤(pán)大容量ALTERA配置芯片EPCS412個(gè)RGY三色LED模擬十字路口交通燈1M容量高速SRAM，IS63LV102416個(gè)I/O引出，其中包括2個(gè)ALTERA專用PLL輸出1.3開(kāi)發(fā)平臺(tái)標(biāo)準(zhǔn)配置FPGA教學(xué)實(shí)驗(yàn)平臺(tái)9V-2A電源適配器JTAG下載電纜(支持Altera全系列CPLD和FPGA仿真與下載)1.4 部分功能模塊介紹1.4.1

9、電源FPGA教學(xué)實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)采用多電源模式，輸入電源為寬電源模式，支持9V到24V電源輸入，F(xiàn)PGA芯片采用3.3V的I/O電壓和1.2V的內(nèi)核電壓，保證了芯片的穩(wěn)定工作。除AD和DA采用5V電源外，其他芯片均采用3.3V電源，保證和FPGA的I/O電壓的匹配。具體請(qǐng)參見(jiàn)原理圖的電源部分。1.4.2 時(shí)鐘本FPGA教學(xué)實(shí)驗(yàn)平臺(tái)采用50M有晶振，以及ALTERA FPGA專用時(shí)鐘輸入引腳，使片內(nèi)時(shí)鐘分布均勻，芯片內(nèi)部各個(gè)模塊間的時(shí)鐘同步性達(dá)到最佳狀態(tài)。另外，預(yù)留一專用時(shí)鐘輸入引腳，方便需要時(shí)擴(kuò)展。具體請(qǐng)參見(jiàn)原理圖的時(shí)鐘部分。1.4.2 LED燈由于本實(shí)驗(yàn)平臺(tái)外部硬件資源豐富，所以12個(gè)LED燈中

10、有8個(gè)通過(guò)一片74LV245芯片與SRAM的8位數(shù)據(jù)總線復(fù)用，通過(guò)74LV245的片選信號(hào)來(lái)選擇控制SRAM的數(shù)據(jù)總線還是控制LED燈。其余的4個(gè)LED燈通過(guò)電阻與FPGA直接相連。具體請(qǐng)參見(jiàn)原理圖的LED部分1.4.3數(shù)碼管顯示本FPGA教學(xué)實(shí)驗(yàn)平臺(tái)采用2個(gè)4位七段共陽(yáng)極數(shù)碼管。數(shù)碼管的位選信號(hào)采用PNP型三極管來(lái)驅(qū)動(dòng)。段選信號(hào)采用一片74LV245芯片與SRAM的部分地址總線復(fù)用。各個(gè)引腳的連接請(qǐng)參見(jiàn)原理圖1.4.4 RS232串口為保證與FPGA I/O電壓標(biāo)準(zhǔn)匹配，本FPGA教學(xué)實(shí)驗(yàn)平臺(tái)用MAX3232低壓芯片來(lái)轉(zhuǎn)換RS232電平與FPGA接口之間的電平，實(shí)現(xiàn)本平臺(tái)與PC機(jī)之間的通信。

11、1.4.5 LCD1602液晶LCD1602液晶顯示的數(shù)據(jù)總線采用兩片74LV245與8位撥碼開(kāi)關(guān)復(fù)用，注意，此處使用了兩片74LV245，當(dāng)使用LCD1602時(shí)，與撥碼開(kāi)關(guān)相連的74LV245(圖上標(biāo)號(hào)為U7)的片選控制線必須被禁止。1.4.6其他模塊其他模塊請(qǐng)參見(jiàn)原理圖，相關(guān)內(nèi)容將在后續(xù)章節(jié)詳解。1.5 引腳及信號(hào)映射表本FPGA教學(xué)實(shí)驗(yàn)平臺(tái)的引腳連接與信號(hào)映射如下表：編號(hào)信號(hào)名稱定義編號(hào)信號(hào)名稱定義1CFG_ASD2CFG_NCS3PS2_DATA4PS2_CLK5VCC_3V36GND7BELL_CTL蜂鳴器8UART_TX串口發(fā)9UART_RX串口收10JTAG_TDO11JTAG_

12、TMS12JTAG_TCK13JTAG_TDI14CFG_DATA015CFG_DCLK16CFG_nCE17CLK_000時(shí)鐘輸入18CLK_001時(shí)鐘19GND20CFG_nCONFIG21CLK_002軟件復(fù)位22NULL未連接23VCC_3V324VGA_VS25VGA_HS26VGA_R27VGA_G28VGA_B29VCC_3V330DS18B20溫度3124C02_SCLIIC3224C02_SDAIIC33GND34GND35VCC_1V236GND37VCC_1V238GND39GND4093LC46_DOSPI4193LC46_DISPI4293LC46_CLKSPI439

13、3LC46_CSSPI44LCD_RS液晶45LCD_RW液晶46VCC_3V347LCD_E液晶48LCD_DB049GND50VCC_1V251LCD_DB1注：液晶數(shù)據(jù)總線與撥碼開(kāi)關(guān)輸入線通過(guò)兩片74LV245復(fù)用52LCD_DB253LCD_DB354VCC_3V355LCD_DB456GND57LCD_DB558LCD_DB659LCD_DB760LCD_OE245控制線61GND62VCC_1V263KEY_OE245控制線64BUTTON0矩陣鍵盤(pán)65BUTTON1矩陣鍵盤(pán)66VCC_3V367BUTTON2矩陣鍵盤(pán)68GND69BUTTON3矩陣鍵盤(pán)70BUTTON4矩陣鍵盤(pán)7

14、1BUTTON5矩陣鍵盤(pán)72BUTTON6矩陣鍵盤(pán)73BUTTON7矩陣鍵盤(pán)74DS1302_CLKRTC75DS1302_DATARTC76DS1302_CSRTC77VCC_3V378GND79TLC5615_CSD/A80TLC5615_CLKD/A81TLC5615_DATAD/A82CFG_nSTATUS83CFG_CONF_DONE84GND85GND86TLC549_CLKA/D87TLC549_DATAA/D88NULL未連接89NULL未連接90NULL未連接91NULL未連接92TLC549_CSA/D93LED0LED94LED1LED95VCC_3V396LED2LED

15、97LED398GND99DATA0注：SRAM數(shù)據(jù)總線與8個(gè)LED通過(guò)一片74LV245復(fù)用100DATA1101DATA2102VCC_3V3103DATA3104DATA4105GND106GND107VCC_1V2108GND109VCC_1V2110GND111GND112DATA5113DATA6114DATA7115SRAM_CS注：RAM片選同時(shí)控制245116VCC_3V3117GND118SRAM_OE119SRAM_WE120ADDR0121ADDR1注：SRAM的地址總線通過(guò)2片74LV245與數(shù)碼管的位選和段選控制信號(hào)復(fù)用122ADDR2123GND124VCC_1V

16、2125ADDR3126ADDR4127VCC_3V3128GND129ADDR5130GND131VCC_1V2132ADDR6133ADDR7134ADDR8135ADDR9136ADDR10137ADDR11138VCC_3V3139ADDR12140GND141ADDR13142ADDR14143ADDR15144ADDR161.6 Quartus II 軟件的安裝與使用1.6.1 Quartus II 9.0的安裝與破解A:安裝Quartus II 軟件安裝Quartus II軟件的方法比較簡(jiǎn)單，直接雙擊安裝文件，點(diǎn)擊下一步并選擇路徑進(jìn)行安裝即可，注意安裝目錄路徑最好不要有中文和空格

17、符號(hào)。B:破解Quartus II 軟件安裝完成后，需要對(duì)軟件進(jìn)行破解，步驟如下：1 ： 將 破 解 文 件 中 的 sys_cpt.dll ， 拷 貝 到 安 裝 目 錄 下 ， 默 認(rèn) 安 裝 目 錄 是 在 C:altera90sp2quartusbin ，將破解文件 sys_cpt.dll 拷貝到該目錄下覆蓋原文件即可。 2:把 license.dat 里的 XXXXXXXXXXXX 用您的網(wǎng)卡號(hào)替換。您計(jì)算機(jī)網(wǎng)卡號(hào)可以通過(guò)下面方式得到： 打開(kāi)您計(jì)算機(jī)的 開(kāi)始運(yùn)行輸入"CMD" 回車打開(kāi)命令行窗口如下： 在命令行窗口寫(xiě)入"IPCONFIG/ALL"

18、; 回車，如下圖描述即是你計(jì)算機(jī)的網(wǎng)卡號(hào) 把license.dat 里HOSTID=后面的 XXXXXXXXXXXX 用您的網(wǎng)卡號(hào)替換，例如把license.dat 里的HOSTID=XXXXXXXXXXXX改成HOSTID=002564618AB5, 不要寫(xiě)成 00-25-64-61-8A-B5,保存，把 license.dat 復(fù)制到 quartus 軟件安裝目錄下。注意license.dat中有兩處需要修改。3:打開(kāi) quartus 軟件 ，選擇Tools à License Setup 進(jìn)入License 設(shè)置界面指定你的License File(license.dat)位置

19、，必須出現(xiàn)上方紅色圓圈的內(nèi)容才表示設(shè)定成功。點(diǎn)擊確認(rèn)，完成破解。1.6.2USB Blaster 下載電纜驅(qū)動(dòng)安裝插上USB Blaster ，Windows會(huì)自動(dòng)彈出如下對(duì)話框，選擇否，并下一步：如下圖，選擇從列表指定安裝，并下一步：如下圖，瀏覽到USB Blaster驅(qū)動(dòng)程序位置并進(jìn)行安裝即可。USB Blaster 的驅(qū)動(dòng)程序位置在Quartus II 軟件安裝目錄下的：xxx quartusdriversusb-blaster下，選擇相應(yīng)的32位機(jī)或64位機(jī)進(jìn)行安裝即可。其中，xxx表示Quartus II 軟件的安裝路徑。安裝成功后，在設(shè)備管理中可查看到USB Blaster ,如下

20、圖：1.6.3Quartus II 的使用與工程的建立本小節(jié)將講解如何使用Quartus II 建立一個(gè)工程，首先打開(kāi)Quartus II 軟件，選擇FileàNew Porject Wizard 進(jìn)入新建工程頁(yè)面。注意：工程存放的路徑和工程名最好不要包含中文名稱和空格符號(hào)。點(diǎn)擊Next 進(jìn)入如下界面：直接點(diǎn)擊Next 跳過(guò)上頁(yè)，進(jìn)入如下界面：選擇了芯片型號(hào)后點(diǎn)擊Next進(jìn)入如下界面：直接點(diǎn)擊Next，直到結(jié)束，致此，一個(gè)工程已經(jīng)被建立。可以看到，Quartus II 主界面由：工程導(dǎo)向窗口，狀態(tài)窗口，用戶區(qū)，信息窗口，四個(gè)部分組成。1.6.4 文件的建立與編譯，綜合，布局布線。1.

21、工程建好后，點(diǎn)擊FileàNew,打開(kāi)如下圖所示對(duì)話框所示：選中，VHDL File ,點(diǎn)擊OK，從而建立VHDL文件。2. 在建立的VHDL File 中編寫(xiě)代碼。3.編寫(xiě)完成代碼后，對(duì)FPGA進(jìn)行一些基本設(shè)置。點(diǎn)擊Assignments àDevices打開(kāi)如下圖對(duì)話框。選中Device 選項(xiàng)，并點(diǎn)擊Device and Pin 進(jìn)入，并點(diǎn)擊Configuration 選擇配置芯片EPCS4，點(diǎn)擊Unnused Pins ,將未使用的引腳設(shè)置成輸入三態(tài)。如下圖兩圖所示：點(diǎn)擊確定退出以上設(shè)置。4.接下來(lái)鎖定引腳。點(diǎn)擊Assigment àPin Planner

22、進(jìn)入鎖定引腳界面如下：在Location選項(xiàng)下選擇與相應(yīng)信號(hào)相對(duì)應(yīng)的引腳即可。如下圖：5. 引腳分配完成后，點(diǎn)擊Processing àStart Compilation 開(kāi)始對(duì)程序進(jìn)行編譯，綜合以及布局布線等。1.6.5使用JTAG下載工程下載程序時(shí)，用USB Blaster 將PC 機(jī)的USB與FPGA教學(xué)平臺(tái)上的JTAG接口相連，正確安裝驅(qū)動(dòng)后，在Quartus II 軟件中點(diǎn)擊 ToolsàProgrammer打開(kāi)程序下載界面如下：1. 點(diǎn)擊選擇下載工具，如下圖所示：選中USB-BlasterUSB-0,關(guān)閉退出。點(diǎn)擊Mode下拉按鈕，選中JTAG，如圖所示。3.點(diǎn)

23、擊Add File 選擇要下載的文件，點(diǎn)擊Start開(kāi)始下載。注意：選擇下載文件時(shí)，JTAG方式應(yīng)該選擇文件后綴為.sof的文件，使用AS方式下載時(shí)應(yīng)該選擇文件后綴為.pof的文件。1.6.6使用AS方式下載工程在使用AS方式下載工程時(shí)，在只需在JTAG方式下改變Mode處的下載方式，再添加相應(yīng)的.pof文件，并把下載選項(xiàng)的前三項(xiàng)選中即可下載。如下圖所示：第二章實(shí) 驗(yàn)實(shí)驗(yàn)一 門電路設(shè)計(jì)1.1 實(shí)驗(yàn)?zāi)康?學(xué)習(xí)基本門電路的設(shè)計(jì)方法2了解VHDL語(yǔ)言的基本設(shè)計(jì)思想3.掌握Quartus II 的基本使用步驟1.2 實(shí)驗(yàn)內(nèi)容使用VHDL語(yǔ)言實(shí)現(xiàn)2輸入與門并仿真驗(yàn)證；1.3 實(shí)驗(yàn)電路1.4 實(shí)驗(yàn)步驟1.

24、4.1 啟動(dòng)Quartus II ，新建工程；圖1.1圖1.2圖1.3圖1.41.4.2. 新建文件并保存；圖1.5圖1.6圖1.71.4.3. 輸入描述電路的VHDL語(yǔ)句；(見(jiàn)1.5)1.4.4. 編譯圖1.8圖1.9圖1.101.4.5. 仿真圖1.11圖1.12圖1.13圖1.14圖1.15圖1.16圖1.17圖1.18圖1.19圖1.20圖1.21圖1.22圖1.23圖1.24圖1.251.4.6. 分析仿真波形圖圖1.26 從圖2.26中可以看出，只有當(dāng)and2_a,和and2_b同時(shí)為高電平時(shí)，與門輸出and2_out才為高電平，否則為低電平，符合2輸入與門的邏輯關(guān)系。1.5 VH

25、DL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-ENTITY Exp1_and2IS PORT(and2_a:IN STD_LOGIC;and2_b :IN STD_LOGIC;and2_out:OUT STD_LOGIC);END ENTITY Exp1_and2;-ARCHITECTURE BehaviorOF Exp1_and2 IS BEGINand2_out <= and2_a and and2_b;END ARC

26、HITECTURE Behavior;1.6 思考題1請(qǐng)舉例說(shuō)明本電路在實(shí)際工程中的應(yīng)用；2. 請(qǐng)描述在本實(shí)驗(yàn)中遇到的問(wèn)題并闡述其解決方法；1.7 完成實(shí)驗(yàn)報(bào)告 實(shí)驗(yàn)二8線-3線編碼器2.1 實(shí)驗(yàn)?zāi)康?掌握8-3編碼器的工作原理；2學(xué)習(xí)8-3編碼器的設(shè)計(jì)方法；3進(jìn)一步了解VHDL語(yǔ)言的基本設(shè)計(jì)思想；4.熟練掌握Quartus II 的基本使用步驟；2.2 實(shí)驗(yàn)內(nèi)容根據(jù)8-3線編碼器的基本原理，用VHDL完成8-3線編碼器，并在實(shí)驗(yàn)平臺(tái)上驗(yàn)證。2.3 實(shí)驗(yàn)電路2.4 實(shí)驗(yàn)步驟2.4.1 啟動(dòng)Quartus II ，新建工程；圖2.1圖2.2圖2.3圖2.4圖2.5圖2.62.4.2. 新建文件并

27、保存；圖2.7圖2.8圖2.9圖2.102.4.3. 輸入描述電路的VHDL語(yǔ)句；(見(jiàn)2.5)2.4.4. 編譯圖2.11圖2.122.4.5 分配引腳通過(guò)以下步驟打開(kāi)分配引腳窗口；圖2.13圖2.14圖2.15 中，雙擊Location下面的框，彈出引腳選擇下拉條；圖2.15圖2.162.4.6 再次編譯分配完引腳后，再次編譯。圖2.17圖2.182.4.7 下載通過(guò)以下步驟打開(kāi)下載頁(yè)面，向FPGA下載生成的電路文件；圖2.19圖2.20實(shí)驗(yàn)板供電，仿真器一端插在實(shí)驗(yàn)板上有JTAG標(biāo)識(shí)的座子上，選擇JTAG方式下載，點(diǎn)擊圖2.20中Hardware選擇仿真器為USB-Blaster；如圖2.

28、21所示：圖2.21圖2.22選擇JTAG方式，點(diǎn)擊圖2.22中Add file選項(xiàng)，選擇工程路徑下的*.sof文件，最后選擇START選項(xiàng)下載。2.4.8 驗(yàn)證先撥動(dòng)實(shí)驗(yàn)板上右下方的8位撥碼開(kāi)關(guān)的所有位于ON的位置(此時(shí)撥碼開(kāi)關(guān)全為低電平)，再撥動(dòng)8號(hào)位到靠近8的位置，用同樣的方法撥到71位實(shí)驗(yàn)，從而模擬8-3編碼器的一種狀態(tài)，觀察實(shí)驗(yàn)板上LD1,LD2,LD3的變化。(注意：因?yàn)長(zhǎng)ED采用的是灌電流型輸出，所以當(dāng)LED控制引腳輸出電平為高時(shí)，LED不亮，而LED控制引腳輸出為低時(shí)LED亮)2.5 VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;

29、USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-ENTITY Exp2_83coderIS PORT(a: IN STD_LOGIC_VECTOR(7 DOWNTO 0);key_oe: OUT STD_LOGIC;led_oe: OUT STD_LOGIC;b: out STD_LOGIC_VECTOR(2 DOWNTO 0);END ENTITY Exp2_83coder;-ARCHITECTURE BehaviorOF Exp2_83coder IS BEGINkey_oe <= '0'-e

30、nable U7 led_oe <= '1' -enable U10P1:PROCESS(a)-a is sensitive signalBEGINCASE a IS WHEN "00000001" => b <="000"WHEN "00000010" => b <="001"WHEN "00000100" => b <="010"WHEN "00001000" => b <=&quo

31、t;011"WHEN "00010000" => b <="100"WHEN "00100000" => b <="101"WHEN "01000000" => b <="110"WHEN "10000000" => b <="111"WHEN OTHERS => b <="111"END CASE;END PROCESS;-END ARCHITE

32、CTURE Behavior;2.6 思考題1請(qǐng)舉例說(shuō)明本電路在實(shí)際工程中的應(yīng)用；2. 請(qǐng)描述在本實(shí)驗(yàn)中遇到的問(wèn)題并闡述其解決方法；2.7 完成實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)三3線-8線譯碼器3.1 實(shí)驗(yàn)?zāi)康?掌握3-8譯碼器的工作原理；2學(xué)習(xí)3-8譯碼器的VHDL設(shè)計(jì)方法；3進(jìn)一步了解VHDL語(yǔ)言的基本設(shè)計(jì)思想；4.熟悉Quartus II 的基本使用步驟；3.2 實(shí)驗(yàn)內(nèi)容根據(jù)3-8譯碼器的基本原理，用VHDL完成3-8譯碼器設(shè)計(jì)，并在實(shí)驗(yàn)平臺(tái)上驗(yàn)證。3.3 實(shí)驗(yàn)電路3.4 實(shí)驗(yàn)步驟3.4.1 啟動(dòng)Quartus II ，新建工程；圖3.1圖3.2圖3.3圖3.4圖3.5圖3.63.4.2. 新建文件并保存；

33、圖3.7選擇建立VHDL文件，如圖3.8所示；圖3.8圖3.9圖3.10輸入文件名，并保存到工程目錄下，如圖3.10所示；3.4.3. 輸入描述電路的VHDL語(yǔ)句；(見(jiàn)3.5)3.4.4. 編譯圖3.11圖3.123.4.5 分配引腳通過(guò)以下步驟打開(kāi)分配引腳窗口，打開(kāi)的窗口如圖3.14所示：圖3.13圖3.14圖3.15圖3.15 中，雙擊Location下面的框，彈出引腳選擇下拉項(xiàng)，選擇相應(yīng)引腳；分配好的引腳如圖3.16所示：圖3.163.4.6 再次編譯分配完引腳后，再次編譯。如下圖所示：圖3.17圖3.183.4.7 下載通過(guò)以下步驟打開(kāi)下載頁(yè)面，向FPGA下載生成的電路文件；圖3.19

34、圖3.20實(shí)驗(yàn)板供電，仿真器一端插在實(shí)驗(yàn)板上有JTAG標(biāo)識(shí)的座子上，選擇JTAG方式下載，點(diǎn)擊圖3.20中Hardware選擇仿真器為USB-Blaster；如圖3.21所示：圖3.21圖3.22選擇JTAG方式，點(diǎn)擊圖3.22中Add file選項(xiàng)，選擇工程路徑下的*.sof文件，最后選擇START選項(xiàng)下載。3.4.8 驗(yàn)證先撥動(dòng)實(shí)驗(yàn)板上右下方的8位撥碼開(kāi)關(guān)到ON的位置(此時(shí)撥碼開(kāi)關(guān)全為低電平)，在本實(shí)驗(yàn)中1，2，3位撥碼開(kāi)關(guān)分別表示：38譯碼器的A0,A1,A2信號(hào)，6，7，8位分別表示38譯碼器的S1,S2,S3信號(hào)，LD1到LD8分別表示Y0到Y(jié)7譯碼輸出信號(hào)。通過(guò)設(shè)置S1,S2,S3

35、與A0,A1,A2和不同組合來(lái)觀察譯碼器輸出Y0到Y(jié)7的狀態(tài)，從而驗(yàn)證設(shè)計(jì)的正確性。(注意：因?yàn)長(zhǎng)ED采用的是灌電流型輸出，所以當(dāng)LED控制引腳輸出電平為高時(shí)，LED不亮，而LED控制引腳輸出為低時(shí)LED亮)3.5 VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-ENTITY Exp3_38decoder IS PORT(A0,A1,A2: IN STD_LOGIC;S1,S2,S3: IN STD_LOGIC;key_oe:

36、 OUT STD_LOGIC;led_oe: OUT STD_LOGIC;y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY Exp3_38decoder;-ARCHITECTURE Behavior OF Exp3_38decoder IS SIGNAL S : STD_LOGIC;SIGNAL A : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINkey_oe <= '0'-enable U7 led_oe <= '1' -enable U10S <= S2 OR S3;A &

37、lt;= A2 & A1 & A0;P1:PROCESS(A0,A1,A2,S1,S2,S3)-sensitive signal tableBEGIN IF S1 = '0' THEN y <= "11111111"ELSIF S ='1' THEN y <= "11111111"ELSE CASE A IS WHEN "000" => y <= "11111110"WHEN "001" => y <= &quo

38、t;11111101"WHEN "010" => y <= "11111011"WHEN "011" => y <= "11110111"WHEN "100" => y <= "11101111"WHEN "101" => y <= "11011111"WHEN "110" => y <= "10111111"WHEN &quo

39、t;111" => y <= "01111111"WHEN OTHERS => y <= "01111111"END CASE;END IF ;END PROCESS;-END ARCHITECTURE Behavior;3.6 思考題1請(qǐng)舉例說(shuō)明本電路在實(shí)際工程中的應(yīng)用；2. 請(qǐng)描述在本實(shí)驗(yàn)中遇到的問(wèn)題并闡述其解決方法；3.7 完成實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)四四選一數(shù)據(jù)選擇器4.1 實(shí)驗(yàn)?zāi)康?掌握四選一數(shù)據(jù)選擇器的工作原理；2學(xué)習(xí)四選一數(shù)據(jù)選擇器的VHDL設(shè)計(jì)方法；3進(jìn)一步了解VHDL語(yǔ)言的基本設(shè)計(jì)思想；4.熟悉Quartus II

40、 的基本使用步驟；4.2 實(shí)驗(yàn)內(nèi)容根據(jù)四選一數(shù)據(jù)選擇器的基本原理，用VHDL完成四選一數(shù)據(jù)選擇器設(shè)計(jì)，并在實(shí)驗(yàn)平臺(tái)上驗(yàn)證。4.3 實(shí)驗(yàn)電路4.4 實(shí)驗(yàn)步驟4.4.1 啟動(dòng)Quartus II ，新建工程；圖4.1圖4.2圖4.3圖4.4圖4.5圖4.64.4.2. 新建文件并保存；圖4.7圖4.8如圖4.8所示：選擇建立VHDL文件后，點(diǎn)擊OK,建立VHDL文件。圖4.9圖4.10輸入文件名，并保存到工程目錄下，如圖4.10所示；4.4.3. 輸入描述電路的VHDL語(yǔ)句；(見(jiàn)4.5)4.4.4. 編譯圖4.11圖4.124.4.5 分配引腳通過(guò)以下步驟打開(kāi)分配引腳窗口，打開(kāi)的窗口如圖4.14所

41、示：圖4.13圖4.14圖4.15圖4.15 中，雙擊Location下面的框，彈出引腳選擇下拉項(xiàng)，選擇相應(yīng)引腳；分配好的引腳如圖4.16所示：圖4.164.4.6 再次編譯分配完引腳后，再次編譯。如下圖所示：圖4.17圖4.184.4.7 下載通過(guò)以下步驟打開(kāi)下載頁(yè)面，向FPGA下載生成的電路文件；圖4.19圖4.20實(shí)驗(yàn)板供電，仿真器一端插在實(shí)驗(yàn)板上有JTAG標(biāo)識(shí)的座子上，選擇JTAG方式下載，點(diǎn)擊圖4.20中Hardware選擇仿真器為USB-Blaster；如圖4.21所示：圖4.21圖4.22選擇JTAG方式，點(diǎn)擊圖4.22中Add file選項(xiàng)，選擇工程路徑下的*.sof文件，最后

42、選擇START選項(xiàng)下載。 4.4.8 驗(yàn)證先撥動(dòng)實(shí)驗(yàn)板上右下方的8位撥碼開(kāi)關(guān)到ON的位置(此時(shí)撥碼開(kāi)關(guān)全為低電平)，本實(shí)驗(yàn)中選用撥碼開(kāi)關(guān)的第1，2位為4選1數(shù)據(jù)選通器的地址位A0,A1,選用撥碼開(kāi)關(guān)的第4位為4選1數(shù)據(jù)選通器的片選位s，選用撥碼開(kāi)關(guān)的第5，6，7，8位分別為4選1數(shù)據(jù)選通器的數(shù)據(jù)位d0,d1,d2,d3。設(shè)置撥碼開(kāi)關(guān)的不同組合，觀察LED1的狀態(tài)，從而驗(yàn)證4選1數(shù)據(jù)選通器設(shè)計(jì)的正確性。(注意：因?yàn)長(zhǎng)ED采用的是灌電流型輸出，所以當(dāng)LED控制引腳輸出電平為高時(shí)，LED不亮，而LED控制引腳輸出為低時(shí)LED亮)4.5 VHDL程序LIBRARY IEEE;USE IEEE.STD_

43、LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-ENTITY Exp4_4c1dataselector IS PORT(d0,d1,d2,d3: IN STD_LOGIC;a0,a1: IN STD_LOGIC;s : IN STD_LOGIC;-key_oe : OUT STD_LOGIC;led_oe : OUT STD_LOGIC;y : OUT STD_LOGIC);END ENTITY Exp4_4c1dataselector ;-ARCHITECTURE Behavior OF

44、 Exp4_4c1dataselector IS SIGNAL a : STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINkey_oe <= '0'-enable U7 led_oe <= '1' -enable U10-P1:PROCESS(a0,a1)BEGIN a <= a1 & a0;IF(s = '0') THEN CASE a IS WHEN "00" => y <= d0;WHEN "01" => y <= d1;WHEN &

45、quot;10" => y <= d2;WHEN "11" => y <= d3;WHEN OTHERS => y <=d3;END CASE ;END IF;END PROCESS;-END ARCHITECTURE Behavior;4.6 思考題1請(qǐng)舉例說(shuō)明本電路在實(shí)際工程中的應(yīng)用；2. 請(qǐng)描述在本實(shí)驗(yàn)中遇到的問(wèn)題并闡述其解決方法；4.7 完成實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)五BCD七段顯示譯碼器5.1 實(shí)驗(yàn)?zāi)康?掌握BCD七段顯示譯碼器的工作原理；2學(xué)習(xí)BCD七段顯示譯碼器的VHDL設(shè)計(jì)方法；3進(jìn)一步了解VHDL語(yǔ)言的基本設(shè)計(jì)思想；4.熟悉

46、Quartus II 的基本使用步驟；5.2 實(shí)驗(yàn)內(nèi)容根據(jù)BCD七段顯示譯碼器的基本原理，用VHDL完成BCD七段顯示譯碼器設(shè)計(jì)，并在實(shí)驗(yàn)平臺(tái)上驗(yàn)證。 5.3 實(shí)驗(yàn)電路5.4 實(shí)驗(yàn)步驟5.4.1 啟動(dòng)Quartus II ，新建工程；圖5.1圖5.2圖5.3圖5.4圖5.5圖5.65.4.2. 新建文件并保存；圖5.7圖5.8如圖5.8所示：選擇建立VHDL文件后，點(diǎn)擊OK,建立VHDL文件。圖5.9圖5.10輸入文件名，并保存到工程目錄下，如圖5.10所示；5.4.3. 輸入描述電路的VHDL語(yǔ)句；(見(jiàn)5.5)5.4.4. 編譯圖5.11圖5.125.4.5 分配引腳通過(guò)以下步驟打開(kāi)分配引腳

47、窗口，打開(kāi)的窗口如圖5.14所示：圖5.13圖5.14圖5.15圖5.15 中，雙擊Location下面的框，彈出引腳選擇下拉項(xiàng)，選擇相應(yīng)引腳；分配好的引腳如圖5.16所示：圖5.165.4.6 再次編譯分配完引腳后，再次編譯。如下圖所示：圖5.17圖5.185.4.7 下載通過(guò)以下步驟打開(kāi)下載頁(yè)面，向FPGA下載生成的電路文件；圖5.19圖5.20實(shí)驗(yàn)板供電，仿真器一端插在實(shí)驗(yàn)板上有JTAG標(biāo)識(shí)的座子上，選擇JTAG方式下載，點(diǎn)擊圖5.20中Hardware選擇仿真器為USB-Blaster；如圖5.21所示：圖5.21圖5.22選擇JTAG方式，點(diǎn)擊圖5.22中Add file選項(xiàng)，選擇工

48、程路徑下的*.sof文件，最后選擇START選項(xiàng)下載。 5.4.8 驗(yàn)證先撥動(dòng)實(shí)驗(yàn)板上右下方的8位撥碼開(kāi)關(guān)到ON的位置(此時(shí)撥碼開(kāi)關(guān)全為低電平)。本實(shí)驗(yàn)通過(guò)8位撥碼開(kāi)關(guān)的1，2，3，4位來(lái)選擇要顯示的數(shù)據(jù)，譯碼出的數(shù)據(jù)顯示在實(shí)驗(yàn)板上方數(shù)碼管的最右邊一個(gè)上。通過(guò)設(shè)置8位撥碼開(kāi)關(guān)1，2，3，4位的不同值，觀察數(shù)碼管上的顯示變化，驗(yàn)證設(shè)計(jì)的正確性。5.5 VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-ENTITY Exp5_7bi

49、tDigitron IS PORT(a: IN STD_LOGIC_VECTOR(3 DOWNTO 0);key_oe: OUT STD_LOGIC;led_oe: OUT STD_LOGIC;we :OUT STD_LOGIC;we_N:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY Exp5_7bitDigitron;-ARCHITECTURE behavior OF Exp5_7bitDigitron IS BEGIN we_N <="1111111"

50、-turn on the other digitronwe <= '0'-turn on the power of Digitronkey_oe <= '0'-enable U7 led_oe <= '1' -enable U10-P1:PROCESS(a)BEGIN CASE a IS WHEN "0000" => y <="00000011"-0WHEN "0001" => y <="10011111"-1WHEN "0010" => y <="00100101"-2WHEN "0011" => y <="00001101"-3WHEN "0100" => y <="10011001"-4WHEN "0101" => y <="