大工CMOS數(shù)字集成電路總復(fù)習(xí)

1、CMOS數(shù)字集成電路總復(fù)習(xí)2012.1.18題型 簡答/名稱解釋 設(shè)計(jì) 版圖概念概念體效應(yīng)定義1：體效應(yīng)是指在反應(yīng)過程中的某個(gè)階段（通常是決定性步驟）中由于空間結(jié)構(gòu)擁擠而產(chǎn)生的一種效應(yīng)這個(gè)效應(yīng)與基團(tuán)的大小有關(guān)定義2： 超微粒體積小且所含原子少許多現(xiàn)象不能用通常會(huì)有無限個(gè)原子大體積的本體物性來解釋這種效應(yīng)稱為體效應(yīng).半導(dǎo)體超微粒還具有另外兩種效應(yīng)：由于我流子運(yùn)動(dòng)在三維方向上均受到限制而產(chǎn)生的量子尺寸效應(yīng)以及結(jié)構(gòu)外形與粒子尺寸密切相關(guān)而產(chǎn)生的形狀效應(yīng)組合邏輯、時(shí)序邏輯靜態(tài)電路、動(dòng)態(tài)電路有比邏輯、無比邏輯D觸發(fā)器、鎖存器(Latch)動(dòng)態(tài)電路分為幾個(gè)工作過程？預(yù)沖-求值功耗分類：靜態(tài)功耗、動(dòng)態(tài)功耗、

2、短路功耗、漏功耗簡答MOS管NMOS管符合PMOS管符合G=1開關(guān)合上，0斷開（1代表VDD，0代表GND）G=0開關(guān)合上，1斷開N有源區(qū)P有源區(qū)NMOS管剖面圖Gate oxiden+SourceDrainp substrateBulk (Body)Field-Oxide(SiO2)n+Polysilicon GateLW簡單的的串聯(lián)、并聯(lián)關(guān)系XYABY = X if A and BXYABY = X if A OR BNMOS Transistors pass a “strong” 0 but a “weak” 1Y=ABY=A+BCMOS反相器電路VDDVoutVinCMOS 反相器電壓

3、轉(zhuǎn)移特性曲線 (VTC)Impact of Process Variation on VTC CurveVin (V)Vout (V)NominalGood PMOSBad NMOSBad PMOSGood NMOSlProcess variations (mostly) cause a shift in the switching thresholdttsnfpfnspVTC is Data-DependentABF= A BABM1M2M3M4CintVGS1 = VBVGS2 = VA VDS10.5/0.25 NMOS0.75 /0.25 PMOSqThe threshold volt

4、age of M2 is higher than M1 due to the body effect ()VTn2 = VTn0 + (|2F| + Vint) - |2F|) since VSB of M2 is not zero (when VB = 0) due to the presence of CintVTn1 = VTn0DDSSweakerPUN電壓傳輸特性：數(shù)據(jù)相關(guān)的靜態(tài)波形設(shè)計(jì)題Example of Inverter (Buffer) StagingCL = 64 Cg,1Cg,1 = 11CL = 64 Cg,1Cg,1 = 118CL = 64 Cg,1Cg,1 = 1

5、1416CL = 64 Cg,1Cg,1 = 112.8822.6N f tp1 64 652 8 1834 154 2.8 15.3tp = N tp0 (1 + f) A compound CMOS logic gatecabf)(cabVout)(4選1，MUX（傳輸管實(shí)現(xiàn)）傳輸管實(shí)現(xiàn)4選14-to-1 multiplexorDCVSL與門與門: A=X1X2，并說明與復(fù)雜并說明與復(fù)雜CMOS門相比的優(yōu)缺點(diǎn)門相比的優(yōu)缺點(diǎn)2121XXXXAQ21XXAQ同時(shí)是與門、與非門、或門同時(shí)是與門、與非門、或門優(yōu)點(diǎn)：PMOS管數(shù)量減小 可同時(shí)實(shí)現(xiàn)原邏輯、非邏輯缺點(diǎn)：功耗較大， 毛刺現(xiàn)象較嚴(yán)重Dyna

6、mic Power Consumption is Data DependentABOut001010100110Dynamic 2-input NOR GateAssume signal probabilities PA=1 = 1/2 PB=1 = 1/2Then transition probability P01 = 3/4 ,靜態(tài)：3/4*1/4Switching activity can be higher in dynamic gates!靜態(tài)門翻轉(zhuǎn)概率：P=P0*P1 (先0后1)動(dòng)態(tài)門翻轉(zhuǎn)概率：P=P0=N0 - 2N4輸入動(dòng)態(tài)NAND門： P(A=1)=0.2 P(B=1)=

7、0.3 P(C=1)=0.5 P(D=1)=0.4活動(dòng)性=？只要當(dāng)輸出在上一個(gè)求值階段被放電時(shí)，預(yù)沖階段就會(huì)發(fā)生01翻轉(zhuǎn)MS ET Timing Properties 假設(shè)理想CLK# 建立時(shí)間(開關(guān)兩端邏輯穩(wěn)定，傳到Qx)： 傳播延遲(QM Q)（Qx與QY同時(shí)到） 保持時(shí)間(T1關(guān)斷，D和clk都經(jīng)過I1，)：3 * tpd_inv + tpd_txtpd_inv + tpd_txZero,如果沒有I1呢？QxQY時(shí)序分析 理想時(shí)鐘Under ideal conditions (i.e., when tclk1 = tclk2)T tc-q + tplogic + tsuthold tcdlogic + tcdregD QR1CombinationallogicD QR2clkIntclk1tclk2tc-q, tsu,thold, tcdregtplogic, tcdlogic畫出6管 SRAM單元，并簡述工作