現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)電子設(shè)計(jì)競(jìng)賽培訓(xùn)ppt課件

1、現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽選拔培訓(xùn)全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽選拔培訓(xùn)郭萬(wàn)有2019.5 數(shù)字集成電路、數(shù)字系統(tǒng)、EDA SOC與SOPC IP 核 基于FPGA/CPLD的數(shù)字系統(tǒng)設(shè)計(jì)EDAEDA技術(shù)與現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)與現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì) 總結(jié) DSP的FPGA實(shí)現(xiàn) 附：數(shù)字系統(tǒng)應(yīng)用第一節(jié)數(shù)字集成電路、數(shù)字系統(tǒng)、EDA1.1 數(shù)字集成電路數(shù)字集成電路門陣列門陣列Gate Array）標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元(Standard Cell) 可編程邏輯器件可編程邏輯器件(Programmable Logic Device)PROM FPLAPALGALHDPLD FPGA

2、u ASIC 全定制全定制(Full Custom)半定制半定制(Semi-Custom)EPLD CPLD 可編程邏輯器件可編程邏輯器件 經(jīng)歷了從經(jīng)歷了從PROMPROM、PLAPLA、PALPAL、 GALGAL、EPLDEPLD到到CPLDCPLD和和FPGAFPGA的發(fā)展過(guò)程，在結(jié)構(gòu)、工藝、集成度、功的發(fā)展過(guò)程，在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面不斷地改進(jìn)和提高。能、速度和靈活性方面不斷地改進(jìn)和提高。 目前目前,FPGA ,FPGA 已開(kāi)始采用已開(kāi)始采用90nm90nm工藝，集工藝，集成度可達(dá)上千萬(wàn)門，速度可達(dá)千兆級(jí)，內(nèi)置硬核、存成度可達(dá)上千萬(wàn)門，速度可達(dá)千兆級(jí)，內(nèi)置硬核、存

3、儲(chǔ)器、儲(chǔ)器、DSPDSP塊、塊、PLLPLL等等, ,支持多種軟核支持多種軟核, ,成為理想的成為理想的SOCSOC設(shè)計(jì)平臺(tái)設(shè)計(jì)平臺(tái)1.2 數(shù)字系統(tǒng)數(shù)字系統(tǒng)單片機(jī)系統(tǒng)單片機(jī)系統(tǒng)DSPDSP及嵌入式系統(tǒng)及嵌入式系統(tǒng)FPGA系統(tǒng)系統(tǒng)1.3 EDA技術(shù)技術(shù) EDA (Electronic Design Automation)，即電子設(shè)計(jì)自動(dòng)化，是，即電子設(shè)計(jì)自動(dòng)化，是匯集計(jì)算機(jī)應(yīng)用學(xué)、微電子學(xué)和電子系統(tǒng)科學(xué)最新成果的一系列電匯集計(jì)算機(jī)應(yīng)用學(xué)、微電子學(xué)和電子系統(tǒng)科學(xué)最新成果的一系列電子系統(tǒng)設(shè)計(jì)軟件。子系統(tǒng)設(shè)計(jì)軟件。 EDA 經(jīng)歷了三個(gè)發(fā)展階段經(jīng)歷了三個(gè)發(fā)展階段 ： CAD (Computer Aide

4、d Design)階段階段 (60年代中年代中80年代初年代初) CAE (Computer Aided Engineering)階段階段 (80年代初年代初90年代年代) ESDA(Electronic System Design Automation)階段階段 (90年代初以來(lái)的高速發(fā)展的階段年代初以來(lái)的高速發(fā)展的階段)數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA主要特征主要特征 著名著名EDA公司公司第二節(jié) 基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì)2.1可編程邏輯器件結(jié)構(gòu)可編程邏輯器件結(jié)構(gòu)基本基本PLD結(jié)構(gòu)結(jié)構(gòu)輸入電路與陣列或陣列輸出電路輸入輸出輸入項(xiàng)乘積項(xiàng)或項(xiàng)PIACPLD 結(jié)構(gòu)圖I/O Control Block

5、LABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLAB.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式 陣陣 列列 ISE Foundation 包含了業(yè)界用于可編程邏輯設(shè)計(jì)的最先進(jìn)的時(shí)序驅(qū)動(dòng)實(shí)現(xiàn)工具，以及設(shè)計(jì)輸入、綜合和驗(yàn)證功能。 2.1可編程邏輯器件開(kāi)發(fā)環(huán)境可編程邏輯器件開(kāi)發(fā)環(huán)境1.3 可編程邏輯器件開(kāi)發(fā)過(guò)程可編程邏輯器件開(kāi)發(fā)過(guò)程設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入原理圖硬件描述語(yǔ)言設(shè)計(jì)綜合與實(shí)現(xiàn)優(yōu)化合并、映射規(guī)劃、布線生成編

6、程文件功能仿真時(shí)序仿真器件測(cè)試器件編程1K-5K10-100K100K-1M1M-10M19911993201920192019201920192019SchematicsRTLBehavioralVHDL/VerilogIntellectual PropertyMATLABDSP BUilDERC-CodeSystem C1Usable Gates (K)1.4 基于基于FPGA設(shè)計(jì)的特點(diǎn)設(shè)計(jì)的特點(diǎn) PLD改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法門級(jí)門級(jí) 板級(jí)板級(jí) 芯片級(jí)芯片級(jí) EDA技術(shù)極大地提高了設(shè)計(jì)效率技術(shù)極大地提高了設(shè)計(jì)效率設(shè)計(jì)輸入設(shè)計(jì)輸入 設(shè)計(jì)綜合設(shè)計(jì)綜合設(shè)計(jì)實(shí)現(xiàn)設(shè)

7、計(jì)實(shí)現(xiàn) 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第三節(jié)IP CORE第四節(jié)SOC與SOPCSOPCCPUDSPAnalogI/FROMSOPC System on a Programmable ChipSOPC的途徑SOPC BuilderSOPCBuilder庫(kù)中已有的組件：處理器 片內(nèi)處理器 片外處理器的接口 IP外設(shè) 存儲(chǔ)器接口 通用的微-外設(shè) 通訊外設(shè) 橋接口 數(shù)字信號(hào)處理DSPIP 硬件加速外設(shè) EBISRAM(Single Port)SDRAMControllerDPRAMSDRAM InterfaceFlashInterfaceBridgeMaster PortSlave PortDual-PortRA

8、M InterfaceARM- or MIPS-BasedProcessorPLLsPLDStripeInterconnectPortsCompleted SOPC ArchitectureConfigured IP CoresConfigured SiliconFeatures(e.g. Memory Mapping)Altera SOPCNiosII Altera SOPCNiosII 實(shí)驗(yàn)板實(shí)驗(yàn)板HardCopy 結(jié)構(gòu)化的ASIC嵌有嵌有IBM PowerPCIBM PowerPC處理器硬核處理器硬核 MicroBlazeMicroBlaze的的 FPGA FPGA 第五節(jié)DSP的FPG

9、A實(shí)現(xiàn)Xilinx: 多達(dá)多達(dá)444個(gè)個(gè)18X18嵌入式乘法器嵌入式乘法器 豐富的豐富的DSP算法庫(kù)算法庫(kù) MATLAB/Simulink、 Xilinx System Generator for DSP uAltera:u FPGA FPGA 的的DSPDSP特性特性Altera FPGAAltera FPGA上的上的DSPDSP塊塊在在Altera FPGAAltera FPGA上實(shí)現(xiàn)上實(shí)現(xiàn)DSPDSP DSP Builder 將與MATLAB、Simulink塊和Altera的IP MegaCore功能塊組合在一起，從而把系統(tǒng)級(jí)的設(shè)計(jì)和DSP算法的實(shí)現(xiàn)連接在一起。 DSP Builder

10、允許系統(tǒng)、算法、和硬件設(shè)計(jì)去共享一個(gè)通用的開(kāi)發(fā)平臺(tái)。DSP BuilderAltera DSP 設(shè)計(jì)流程 總結(jié)FPGA/CPLD成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主力載體嵌入式處理器、DSP功能塊的完善與開(kāi)發(fā) 主導(dǎo)著當(dāng)前FPGA結(jié)構(gòu)的發(fā)展EDA軟件以IP 核的設(shè)計(jì)及應(yīng)用為重要內(nèi)容現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)以SOC/SOPC為主要特征附：數(shù)字系統(tǒng)應(yīng)用單元數(shù)字邏輯信號(hào)產(chǎn)生 NCO 數(shù)控振蕩器 PWM 脈寬調(diào)制 PFM 脈頻調(diào)制 DPLL 數(shù)字鎖相環(huán) 。 。 。 單元數(shù)字邏輯信號(hào)變換 數(shù)字積分/微分 延時(shí)/單穩(wěn) 分頻/倍頻/混頻/頻率合成 比例乘法器 。 。 。 單元數(shù)字邏輯信號(hào)處理 FIR 濾波器 IIR濾波器 FFT譜分析 數(shù)字鑒相/頻/脈寬/周期 數(shù)字調(diào)制/解調(diào)。 單元數(shù)字邏輯接口邏輯 EPP/SP