第七章傳輸門和動態(tài)邏輯設(shè)計

1、第7章 傳輸門和動態(tài)邏輯設(shè)計緒論n靜態(tài)邏輯qCMOS、偽NMOSq靜態(tài)門的所有節(jié)點都有直接連接到VDD或者連接到地的路徑n動態(tài)邏輯q節(jié)點電壓由儲存在節(jié)點上的電荷保持q存儲電壓值的節(jié)點經(jīng)常和電路的其它部分相互隔離一段很長的時間q易受噪聲的影響基本概念n傳輸管q當(dāng)門處于導(dǎo)通狀態(tài)時，將一個輸入信號保持不變地傳遞到輸出節(jié)點q當(dāng)門關(guān)閉時，輸出進入高阻態(tài)并保持其先前的值輸入到輸出有一個閾值電壓損失基本概念n傳輸管更精確的輸出：VDD-VTN1-VTN2-VTN3基本概念n傳輸管qPMOS傳輸門基本概念n電容饋通q時鐘饋通n時鐘信號通過電容Cf饋通到輸出端基本概念n電容饋通q時鐘饋通1221212fgndf

2、fgndffgndCVVCVC VVCCCVVCC減少饋通：CgndCf基本概念n電容饋通q例7.1，輸入為1.2V，求時鐘在1.2V時輸出的初始值，估計時鐘降低后輸出的最終值。當(dāng)輸入為0V時重復(fù)該問題輸入為1.2V1.20.40.20.880.880.73VoutDDTNoutoutVVVVV時鐘從高變化到低時(1.2)0.05(1.2)0.730.730.5V0.05 1.2foutfgndCVCC基本概念n電容饋通q例7.1，輸入為1.2V，求時鐘在1.2V時輸出的初始值，估計時鐘降低后輸出的最終值。當(dāng)輸入為0V時重復(fù)該問題輸入為00outV時鐘從高變化到低時(1.2)00.67Vfou

3、tfgndCVCC 1=0.25fF2fgolCC WC W基本概念n電荷共享q兩個節(jié)點在高阻態(tài)且存儲不同的電壓。當(dāng)開關(guān)打開時，電荷進行重新分配直到兩個節(jié)點的電壓相等為止1 122121 12212totaltotalQCVC VQCCVCVC VVCCV*VDD-VTN時有效基本概念n電荷丟失的其它途徑q存儲在電容中的電荷流失n高電平的電荷泄漏q漏極結(jié)的反偏泄漏電流q亞閾值電流q臨近連線的噪聲注入q離子相關(guān)軟錯誤CMOS傳輸門邏輯n基本結(jié)構(gòu)q能夠完全傳輸任何VDD和地之間的信號值CMOS傳輸門邏輯n基本結(jié)構(gòu)q對低電平和高電平的傳輸CMOS傳輸門邏輯n使用CMOS傳輸門的多路器CMOS傳輸門邏

4、輯n使用CMOS傳輸門的多路器q構(gòu)建其它電路n只需8個晶體管CMOS傳輸門邏輯n使用CMOS傳輸門的多路器q四選一多路選擇器q操作規(guī)則n多路器的數(shù)據(jù)輸入必須都是有效的n控制信號一次只能開啟一條路徑CMOS傳輸門邏輯n使用CMOS傳輸門的多路器q錯誤情況CMOS傳輸門邏輯n使用CMOS傳輸門的多路器q構(gòu)造一般的邏輯功能n建立真值表，并把真值表轉(zhuǎn)換為多路器形式n把真正表中指定的所需要的輸出值從數(shù)據(jù)輸入端到輸出進行布線n可通過合并路徑或去除不需要的晶體管對設(shè)計進行優(yōu)化CMOS傳輸門邏輯n例7.3，用傳輸門實現(xiàn)q指定A和B為控制信號FABABCACCMOS傳輸門邏輯n例7.3，用傳輸門實現(xiàn)FABABC

5、ACCMOS傳輸門邏輯nCMOS傳輸門和標(biāo)準門的組合CMOS傳輸門邏輯nCMOS傳輸門延遲qRC模型nRTG取決于正在傳輸?shù)氖?還是1n最終的RC模型必須和傳輸門的驅(qū)動以及負載的RC模型組合起來CMOS傳輸門邏輯nCMOS傳輸門延遲q導(dǎo)通電阻DSonDSVRIRTGeqnLRWCMOS傳輸門邏輯nCMOS傳輸門延遲q傳輸門電容n關(guān)斷狀態(tài)2inouteffnpeffCCCWWC WCMOS傳輸門邏輯nCMOS傳輸門延遲q傳輸門電容n導(dǎo)通狀態(tài)，假設(shè)器件處于線性區(qū)122inouteffnpgngpeffgCCCWWC WC WC WC WCMOS傳輸門邏輯nCMOS傳輸門延遲q艾蒙延遲公式 1112

6、212ElmoreElmoreinvinvTGinvTGTGloadtRCRRCtRCCRRCCCMOS傳輸門邏輯nCMOS傳輸門延遲CMOS傳輸門邏輯nCMOS傳輸門延遲CMOS傳輸門邏輯nCMOS傳輸門的邏輯強度CMOS傳輸門邏輯nCMOS傳輸門的邏輯強度CMOS傳輸門邏輯nCMOS傳輸門的邏輯強度q例7.5動態(tài)D鎖存器和D觸發(fā)器n用傳輸門實現(xiàn)D觸發(fā)器和D鎖存器q簡單D鎖存器n存在問題q輸出電壓只能升到VDD-VTq時鐘饋通q沒有 輸出q時鐘變低后輸出處于高阻態(tài)，容易受到各種電荷丟失機制影響Q動態(tài)D鎖存器和D觸發(fā)器n用傳輸門實現(xiàn)D觸發(fā)器和D鎖存器q簡單D鎖存器n可以解決閾值下降和時鐘饋通問

7、題n缺點：節(jié)點Q動態(tài)存儲，可靠性不高動態(tài)D鎖存器和D觸發(fā)器n用傳輸門實現(xiàn)D觸發(fā)器和D鎖存器l引入反饋環(huán)：在鎖存器關(guān)閉時能夠靜態(tài)地保持其值lTG1和TG2的時鐘是相反的l透明模式：TG1導(dǎo)通l保持模式：TG2導(dǎo)通l節(jié)點Q可能產(chǎn)生短時間的競爭動態(tài)D鎖存器和D觸發(fā)器n用傳輸門實現(xiàn)D觸發(fā)器和D鎖存器qD鎖存器的典型電路nCLK=1：透明模式nCLK=0：保持模式n無競爭動態(tài)D鎖存器和D觸發(fā)器n用傳輸門實現(xiàn)D觸發(fā)器和D鎖存器q主從D鎖存器多米諾邏輯n從靜態(tài)門到動態(tài)門預(yù)充求值多米諾邏輯n3輸入或非門與傳統(tǒng)的CMOS反相器具有相同的延遲多米諾邏輯n動態(tài)門多米諾邏輯n動態(tài)門的連接多米諾級多米諾邏輯n多米諾邏輯

8、多米諾邏輯n多米諾邏輯q特點n時鐘有較大的占空比，保持高電平足夠長的時間以使邏輯電平能夠通過整個電路鏈n設(shè)計多米諾級時應(yīng)該使動態(tài)門具有較強的下拉能力，且使靜態(tài)反相器具有較強的上拉能力。對動態(tài)門，該增加n邏輯塊中NMOS器件的尺寸n反相器轉(zhuǎn)變閾值Vs相對于傳統(tǒng)的反相器來說是偏斜的n節(jié)省功耗，可以有效消除毛刺q缺點n只能實現(xiàn)非反相功能多米諾邏輯n多米諾邏輯q加法器多米諾邏輯n多米諾門的邏輯強度,1645843in NORNORin invCLEC,_,82843210.83in dynNORdynNORin invavgCLECLE 多米諾門只驅(qū)動一個NMOS器件，在輸入電容方面具有明顯的優(yōu)勢多米諾邏輯n多米諾邏輯的局限性q電荷共享n預(yù)充階段，X初始為低電平n求值，IN變高，其它晶體管仍然關(guān)閉電荷共享n如果Cout=Cx，V*=0.5VDD，可能使反相器翻轉(zhuǎn)outDDxoutCVVCC多米諾邏輯n多米諾邏輯的局限性q電荷共享n解決方法q增加Cout，減小Vout的變化q預(yù)充階段用一個附加的晶體管將Vx預(yù)充至VDDq引入保持器，在電荷共享時使輸出值保持高電平多米諾邏輯n多米諾邏輯的局限性q泄漏，粒子q噪聲注入n由時鐘或者相鄰節(jié)點之間的電容耦合引起的噪聲注入n解決方法：采用間隔或者