基于FPGA的數(shù)字調制解調器設計說明

1、 PAGE69 / NUMPAGES87基于FPGA的數(shù)字調制解調器設計摘要本設計使用FPGA在EDA技術開發(fā)軟件Quartus上實現(xiàn)以正弦信號為載波的三種調制信號ASK、FSK、PSK的調制和解調。系統(tǒng)采用ALTERA公司生產的DE2開發(fā)板，Cyclone II EP2C35F672C6型號的FPGA和EPCS16系列的配置驅動，使用VHDL硬件描述語言實現(xiàn)，系統(tǒng)時鐘為50MHZ，經四分頻產生一路時鐘信號經過DDS波形發(fā)生器形成ASK，PSK與FSK的一路載波，F(xiàn)SK的另一路載波由系統(tǒng)時鐘經八分頻后經過DDS波形發(fā)生器后產生。由于ASK和PSK調制特性相近，載波都為一路信號。因此在設計時將A

2、SK和PSK調制放在同一模塊里設計，用一個選擇鍵和兩個基帶信號控制端來控制。系統(tǒng)時鐘經過512分頻后經過隨機信號模塊產生一路周期為15的偽隨機序列作為數(shù)字調制的基帶信號。在解調時，用非相干解調法解調ASK和PSK信號，用過零檢測法解調FSK信號。經過功能仿真和驗證后，測試輸出信號與基帶信號是否相符。關鍵詞：FPGA, ASK, PSK, FSKDigital modulation and demodulation based on FPGAAbstractThis design uses FPGA on EDA technology development platform Quartus t

3、o achieve the generation and the demodulation of three modulation signalASK,FSK,PSK as carrier through sinusoidal signals.The system uses the ALTERA companys DE2 development board,FPGA of Type Cyclone II EP2C35F672C6FPGA and driver configuration of EPCS16 series.This system is realized in VHDL hardw

4、are description language,whose ASK,PSK and FSK carrier is generated when the four frequency produces a clock signal through the DDS waveform generator,and the system clock is 50MHZ.Becausethe characteristics of ASK and PSK modulation are similar to each other,which means their carrier are both one w

5、ay signal,the modulation of ASK and PSK are put on the same model when designed,with a selection key and the two baseband signal control ends controlling.System clock generates pseudo random sequence baseband signals whose one road cycle is 15 as baseband signals through random signal model after th

6、e 512 frequency division.When in modulation,we use non coherent demodulation to demodulate ASK and PSK signal,and the zero crossing detection method for FSK signal demodulation.After the system is tested through the function simulation and verification,whether the output signal and the baseband sign

7、al are conformed to each other or not will be testedKey words: FPGA, ASK, PSK, FSK目錄 TOC o 1-3 h z u HYPERLINK l _Toc3280593771 緒論 PAGEREF _Toc328059377 h 1HYPERLINK l _Toc3280593781.1 課題背景與研究現(xiàn)狀 PAGEREF _Toc328059378 h 1HYPERLINK l _Toc3280593791.1.1數(shù)字調制解調背景知識 PAGEREF _Toc328059379 h 1HYPERLINK l _T

8、oc3280593801.1.2 FPGA背景知識 PAGEREF _Toc328059380 h 2HYPERLINK l _Toc3280593811.2 課題的主要研究工作 PAGEREF _Toc328059381 h 4HYPERLINK l _Toc3280593821.3 本論文的結構 PAGEREF _Toc328059382 h 4HYPERLINK l _Toc3280593832.EDA技術簡介 PAGEREF _Toc328059383 h 6HYPERLINK l _Toc3280593842.1 Quartus II 簡介 PAGEREF _Toc328059384

9、 h 6HYPERLINK l _Toc3280593852.1.1 Quartus II的使用與主要設計流程 PAGEREF _Toc328059385 h 7HYPERLINK l _Toc3280593862.1.2 Quartus II的原理圖輸入設計流程 PAGEREF _Toc328059386 h 10HYPERLINK l _Toc3280593872.1.2 SignalTap II邏輯分析儀的使用 PAGEREF _Toc328059387 h 11HYPERLINK l _Toc3280593882.2 VHDL語言簡介 PAGEREF _Toc328059388 h 1

10、3HYPERLINK l _Toc3280593892.2.1 VHDL的基本結構 PAGEREF _Toc328059389 h 14HYPERLINK l _Toc3280593902.2.2 VHDL的基本語法 PAGEREF _Toc328059390 h 19HYPERLINK l _Toc3280593913.數(shù)字調制解調原理 PAGEREF _Toc328059391 h 21HYPERLINK l _Toc3280593923.1 ASK的調制與解調 PAGEREF _Toc328059392 h 21HYPERLINK l _Toc3280593933.1.1 ASK調制原理

11、 PAGEREF _Toc328059393 h 21HYPERLINK l _Toc3280593943.1.2 ASK解調原理 PAGEREF _Toc328059394 h 23HYPERLINK l _Toc3280593953.2 PSK的調制與解調 PAGEREF _Toc328059395 h 23HYPERLINK l _Toc3280593963.2.1 PSK調制原理 PAGEREF _Toc328059396 h 23HYPERLINK l _Toc3280593973.2.2 PSK解調原理 PAGEREF _Toc328059397 h 25HYPERLINK l _

12、Toc3280593983.3 FSK的調制與解調 PAGEREF _Toc328059398 h 26HYPERLINK l _Toc3280593993.3.1 FSK調制原理 PAGEREF _Toc328059399 h 26HYPERLINK l _Toc3280594003.3.2 FSK解調原理 PAGEREF _Toc328059400 h 27HYPERLINK l _Toc3280594014硬件模塊方案設計與實現(xiàn) PAGEREF _Toc328059401 h 30HYPERLINK l _Toc3280594024.1 DDS（直接數(shù)字式頻率合成器） PAGEREF _

13、Toc328059402 h 30HYPERLINK l _Toc3280594034.1.1 DDS原理 PAGEREF _Toc328059403 h 30HYPERLINK l _Toc3280594044.1.2硬件模塊設計圖 PAGEREF _Toc328059404 h 31HYPERLINK l _Toc3280594054.1.3 頻率控制模塊 PAGEREF _Toc328059405 h 32HYPERLINK l _Toc3280594064.1.4 波形選擇模塊 PAGEREF _Toc328059406 h 32HYPERLINK l _Toc3280594074.1

14、.5 波形存儲模塊 PAGEREF _Toc328059407 h 33HYPERLINK l _Toc3280594084.1.6 頂層實體模塊 PAGEREF _Toc328059408 h 34HYPERLINK l _Toc3280594094.1.7 程序與仿真結果分析 PAGEREF _Toc328059409 h 35HYPERLINK l _Toc3280594104.2 m序列發(fā)生器 PAGEREF _Toc328059410 h 36HYPERLINK l _Toc3280594114.2.1 m序列原理 PAGEREF _Toc328059411 h 36HYPERLIN

15、K l _Toc3280594124.2.2 m序列發(fā)生器設計 PAGEREF _Toc328059412 h 38HYPERLINK l _Toc3280594134.2.3 m序列產生模塊 PAGEREF _Toc328059413 h 41HYPERLINK l _Toc3280594144.2.4 m序列仿真結果分析 PAGEREF _Toc328059414 h 41HYPERLINK l _Toc3280594154.3 分頻器設計 PAGEREF _Toc328059415 h 43HYPERLINK l _Toc3280594164.4 ASK/PSK調制與解調 PAGEREF

16、 _Toc328059416 h 43HYPERLINK l _Toc3280594174.4.1 ASK/PSK調制方案 PAGEREF _Toc328059417 h 43HYPERLINK l _Toc3280594184.4.2 ASK/PSK調制模塊 PAGEREF _Toc328059418 h 44HYPERLINK l _Toc3280594194.4.3 ASK/PSK調制仿真結果分析 PAGEREF _Toc328059419 h 45HYPERLINK l _Toc3280594204.4.4 ASK/PSK解調方案 PAGEREF _Toc328059420 h 46H

17、YPERLINK l _Toc3280594214.4.5 ASK/PSK解調模塊 PAGEREF _Toc328059421 h 47HYPERLINK l _Toc3280594224.4.6 ASK/PSK解調仿真結果分析 PAGEREF _Toc328059422 h 48HYPERLINK l _Toc3280594234.5 FSK調制與解調 PAGEREF _Toc328059423 h 49HYPERLINK l _Toc3280594244.5.1 FSK調制方案 PAGEREF _Toc328059424 h 49HYPERLINK l _Toc3280594254.5.2

18、 FSK調制模塊 PAGEREF _Toc328059425 h 50HYPERLINK l _Toc3280594264.5.3 FSK仿真結果分析 PAGEREF _Toc328059426 h 50HYPERLINK l _Toc3280594274.5.4 FSK解調方案 PAGEREF _Toc328059427 h 51HYPERLINK l _Toc3280594284.5.5 FSK解調模塊 PAGEREF _Toc328059428 h 52HYPERLINK l _Toc3280594294.5.6 FSK解調仿真結果分析 PAGEREF _Toc328059429 h 5

19、2HYPERLINK l _Toc3280594305 系統(tǒng)調試 PAGEREF _Toc328059430 h 54HYPERLINK l _Toc3280594315.1 系統(tǒng)電路圖 PAGEREF _Toc328059431 h 54HYPERLINK l _Toc3280594325.2 系統(tǒng)仿真結果 PAGEREF _Toc328059432 h 54HYPERLINK l _Toc328059433結論 PAGEREF _Toc328059433 h 57HYPERLINK l _Toc328059434致 PAGEREF _Toc328059434 h 58HYPERLINK l

20、 _Toc328059435參考文獻 PAGEREF _Toc328059435 h 59HYPERLINK l _Toc328059436附錄：源代碼 PAGEREF _Toc328059436 h 46HYPERLINK l _Toc328059437外文資料翻譯(附原文) PAGEREF _Toc328059437 h 661 緒論1.1 課題背景與研究現(xiàn)狀1.1.1數(shù)字調制解調背景知識如今社會通信技術的發(fā)展速度可謂日新月異，計算機的出現(xiàn)在現(xiàn)代通信技術的各種媒體中占有獨特的地位，計算機在當今社會的眾多領域里不僅為各種信息處理設備所使用，而且它與通信向結合，使電信業(yè)務更加豐富。隨著人類經濟

21、和文化的發(fā)展，人們對通信技術性能的需求也越來越迫切，從而又推動了通信科學的發(fā)展。在通信理論上，先后形成了“過濾和預測理論”、“香濃信息論”，“糾錯編碼理論”，“信源統(tǒng)計特性理論”，“調制理論”等。通信作為社會的基本設施和必要條件，引起的世界各國的廣泛關注，通信的目的就是從一方向另一方傳送信息，給對方以信息，但是消息的傳送一般都不是直接的，它必須借助于一定形式的信號才能便于遠距離快速傳輸和進行各種處理。雖然基帶信號可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號?，F(xiàn)有通信網的主體為傳輸模擬信號而設計的，基帶數(shù)字信號不能直接進入這樣的通信網?；鶐盘栆话愣及休^低的頻率，甚至是直流的分量，很難

22、通過有限尺寸的天線得到有效輻射，因而無法利用無線信道來直接傳播。對于大量有線信道，由于線路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會受到很大限制。因此，為了使基帶信號能利用這些信道進行傳輸，必須使代表信息的原始信號經過一種變換得到另一種新信號，這種變換就是調制。實際中一般選正弦信號為載波信號。代表所傳信息的原始信號，是調制載波的信號。數(shù)字調制傳輸在現(xiàn)代通信中發(fā)揮著越來越重要的作用，主要是因為數(shù)字通信有以下優(yōu)點:數(shù)字信號便于存儲、處理、抗干擾能力強；數(shù)字信號便于交換和傳輸；可靠性高，傳輸過程中的差錯可以設法控制；數(shù)字信號易于加密且性強；通用性和靈活性好。經過調制后，各路信號

23、可已搬移到更高不重疊的頻段去傳輸，從而避免多路傳輸中的相互干擾?；谶@種目的，信號經調制后再傳輸?shù)姆绞接址Q為頻帶傳輸。二進制數(shù)字調制所用調制信號由“0”和“1”代表的數(shù)字信號脈沖序列組成。因此，數(shù)字調制信號也成為鍵控信號。在二進制振幅調制、頻率調制和相位調制分別稱為振幅鍵控（ASK）、頻移鍵控（FSK）、相移鍵控（PSK）。數(shù)字調制產生模擬信號，其載波參量的離散狀態(tài)是與數(shù)字數(shù)據(jù)相對應的，這種信號適宜于在帶通型的模擬信道上傳輸。雖然三種調制解調的原理比較簡單，但作為數(shù)字通信原理的入門學，理解ASK，PSK，F(xiàn)SK后可以容易理解其他更復雜的調制系統(tǒng)，為以后的進一步發(fā)展打下基礎。1.1.2 FPGA

24、背景知識現(xiàn)場可編程門陣列（FPGA）是在專用ASIC的基礎上發(fā)展出來的，它克服了專用ASIC不夠靈活的缺點。與其他中小規(guī)模集成電路相比，其優(yōu)點主要在于它有很強的靈活性，即其部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護很方便。隨著VLSI(Very Large Scale IC，超大規(guī)模集成電路)工藝的不斷提高，單一芯片部可以容納上百萬個晶體管，F(xiàn)PGA/CPLD芯片的規(guī)模也越來越大，目前，F(xiàn)PGA的容量已經跨過了百萬門級，使得FPGA 成為解決系統(tǒng)級設計的重要選擇方案之一。和其他通用DSP相比，F(xiàn)PGA在處理方式上和設計編程上有很大的區(qū)別，它更強調數(shù)據(jù)的平行處理和流水線處理并且有更強的

25、靈活性和可編程型，所以FPGA在定點數(shù)據(jù)處理方面有很大的優(yōu)勢。FPGA/CPLD可容納上百萬個晶體管，芯片的規(guī)模也越來越大。為了滿足設計需求，以可編程門陣列FPGA為代表的器件得到了廣泛的應用，器件的集成度和運行速度都在高速增長?；贔PGA的數(shù)字調制解調器與模擬電路調制解調器相比，具有功耗低、結構簡單、性能優(yōu)越等特點，故在實際工程中得到了廣泛的應用。針對傳統(tǒng)用硬件實現(xiàn)數(shù)字調制解調的方法,特別是相干解調需要提取載波，設備相對復雜、成本較高的特點,研究了基于FPGA芯片的調制解調系統(tǒng)，即通過Quartus II軟件，采用VHDL硬件描述語言，利用DE2開發(fā)板設計并實現(xiàn)ASK，F(xiàn)SK，PSK的調制

26、解調器。由于FPGA的調制解調技術在通信系統(tǒng)中占據(jù)非常重要的地位，它的優(yōu)劣決定了通信系統(tǒng)的性能。本設計用到的是Altera公司的FPGA器件EP2C35F672C6，該器件隸屬于Cyclone II系列，具有更大的容量和極低的單位邏輯單元成本。從結構上看，該器件具有多達150個嵌入1818乘法器，適合于實現(xiàn)低成本數(shù)字信號處理（DSP）應用；它包含每塊具有4608 bit的M4K存儲塊，提供高達1.1Mbit的片存儲器，支持多種配置；它能以688 Mbps 的速率同DDR、DDR II 和SDR SDRAM 器件與QDRII SRAM 器件相連接，并支持多種單端和差分I/ O標準；支持Nios

27、II系列嵌入式處理器，具有低成本和完整的軟件開發(fā)工具。Altera也為Cylcone II器件客戶提供了40多個可定制IP核，Altera和Altera Megafunction伙伴計劃(AMPPSM)合作者提供的不同的IP核是專為Cyclone II架構優(yōu)化的，包括：Nios II嵌入式處理器；DDR SDRAM控制器；FFT/IFFT；PCI編譯器；FIR編譯器；NCO編譯器；POS-PHY編譯器；Reed Solomon編譯器；Viterbi編譯器等。1.2 課題的主要研究工作課題主要研究二進制ASK，PSK，F(xiàn)SK調制解調系統(tǒng)的實現(xiàn)，完成對數(shù)字信號的調制與解調，在簡化系統(tǒng)的前提下，根據(jù)

28、系統(tǒng)的總體功能與硬件特點，設計總體框圖，根據(jù)VHDL語言的特點，對VHDL建模并進行具體語言設計，讓系統(tǒng)的解調結果準確，進行波形仿真與調試,完成調制解調任務。本系統(tǒng)設計的重點在于作為載波的正弦波，由正弦信號發(fā)生其產生，在一個周期完成256次采樣。另外，三種數(shù)字信號的解調方法也不完全一樣。由于利用相干解調方法需要本地載波參與解調，會使系統(tǒng)復雜且準確度降低，因此采用非相干解調，以正確解調出基帶信號。1.3 本論文的結構第一章闡述了數(shù)字調制解調的背景知識和現(xiàn)狀，以與FPGA的基本概念。第二章介紹了EDA以與開發(fā)FPGA的軟件的基本知識和主要使用方法，并介紹了VHDL語言的設計流程和基本語法。第三章分

29、析了ASK，PSK，F(xiàn)SK的調制解調原理理論分析。第四章結合硬件平臺進行方案選擇，設計數(shù)字調制解調系統(tǒng)，包括程序的編寫與硬件模塊設計，以與仿真結果。第五章給出了調制解調器調制解調信號的測試結果和程序仿真結果。第六章為本論文的結束語。2.EDA技術簡介EDA是電子設計自動化（Electronic Design Automation）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的,EDA技術就是依靠功能強大的電子計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL（Hardware Descri

30、ption Language）為系統(tǒng)邏輯描述手段完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件CPLD/FPGA或專用集成電路ASIC（Application Specific Integrated Circuit）芯片中，實現(xiàn)既定的電子電路設計功能。EDA技術可把數(shù)字通信技術，微電子技術和現(xiàn)代電子設計自動技術結合起來，實現(xiàn)硬件設計軟件化，加速了數(shù)字通信系統(tǒng)設計的效率，降低了設計成本。利用EDA技術進行電子系統(tǒng)的設計，具有以下幾個特點：(1)用軟件的方式設計硬件；(2)用軟件方式設計的系統(tǒng)到硬件系統(tǒng)的轉換是由有關的開發(fā)軟件自動完成的；(3)設計過程中

31、可用有關軟件進行各種仿真；(4)系統(tǒng)可現(xiàn)場編程，在線升級；(5)整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術是現(xiàn)代電子設計的發(fā)展趨勢。2.1 Quartus II 簡介Quartus II是Altera公司繼MAXPLUS II后，所提供的FPGA/CPLD開發(fā)集成環(huán)境，主要針對本公司新器件和大規(guī)模FPGA 的開發(fā)。Quartus II提供一個容易適應特定設計所需要的完整的多平臺設計環(huán)境。它不僅包括FPGA/CPLD 設計所有階段的解決方案，而且也提供可編程片上系統(tǒng)（SOPC）設計的綜合性環(huán)境。Quartus II除了保留有MAXPLUS II的特色外，也可以利用第三

32、方的綜合工具，如Synopsys、NativeLink、仿真工具ModelSim 等。設計者可以通過傳統(tǒng)原理圖輸入法（GDF）或硬件描述語言（VHDL）設計一個數(shù)字系統(tǒng)，通過軟件仿真我們可以事先驗證設計正確性，在PCB完成后還可以利用CPLD的在線修改能力隨時修改設計而不必改動硬件電路。電路設計與輸入是指通過某些規(guī)的描述方式，將工程師電路構思輸入給EDA工具。常用的設計方法有硬件描述語言（HDL）和原理圖設計輸入方法等。原理圖設計輸入法在早期應用的比較廣泛，它根據(jù)設計要求，選用器件、繪制原理圖、完成輸入過程。這種方法的優(yōu)點是直觀、便于理解、元器件庫資源豐富。但是在大型設計中，這種方法的可維護性

33、較差，不利于模塊構造與重用。更主要的缺點就是當所選用芯片升級換代后，所有的原理圖都要做相應的改動。目前進行大型工程設計時，最常用的設計方法是HDL設計輸入法，其中影響最為廣泛的HDL語言是VHDL和Verilog。他們的共同特點是利用由頂向下設計，利于模塊的劃分與復用，可移植性好，通用性好，設計不因芯片的工藝與結構不同而變化，更利于向ASIC的移植。波形輸入和狀態(tài)機輸入方法是兩種常用的輔助設計輸入方法：使用波形輸入時，繪制出激勵波形與輸出波形，EDA軟件就能自動地根據(jù)響應關系進行設計；使用狀態(tài)機輸入法時，設計者只需要畫出狀態(tài)轉移圖，EDA軟件就能生成相應的HDL代碼或原理圖，使用十分方便。2.

34、1.1 Quartus II的使用與主要設計流程Quartus II可以使設計者完成設計輸入、分析與綜合、仿真、布局布線、時序分析與編程下載等工作。Quartus支持多種編輯輸入法，包括圖形編輯輸入法，VHDL、Verilog HDL和AHDL的文本編輯輸入法，符號編輯輸入法，以與存編輯輸入法。Quartus與MATLAB和DSP Builder結合可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關鍵EDA工具，與SOPC Builder結合，可實現(xiàn)SOPC系統(tǒng)開發(fā)。Quartus II的設計流程與過去傳統(tǒng)意義的電子設計大不一樣。尤其表現(xiàn)在：傳統(tǒng)設計是自底向上的設計，合格產品的設計

35、總要反復多次試驗，次數(shù)主要取決于經驗而且必須制成成品才能進行儀器測量。而Quartus II采用的是自頂向下的設計，縮減了設計成本，縮短了設計周期，更接近于常規(guī)思維方式，標準產品方便測試，對設計者經驗要求低，性強集成度高。圖2.1顯示了使用Quartus II 進行設計的各主要環(huán)節(jié)。圖2.1 Quartus II主要設計環(huán)節(jié)這幾個環(huán)節(jié)分別介紹如下：（1）設計輸入：設計輸入包括圖形輸入和硬件描述語言（HDL）文本輸入兩大類型。本次實驗中主要用到其中的原理圖輸入和VHDL輸入兩種方式。HDL設計方式是現(xiàn)今設計大規(guī)模數(shù)字集成電路的常用形式，除IEEE標準中VHDL與Verilog HDL兩種形式外，

36、還有各自FPGA廠家推出的專用語言，如Quartus II下的AHDL。HDL語言描述在狀態(tài)機、控制邏輯、總線功能方面較強；而原理圖輸入在頂層設計、數(shù)據(jù)通路邏輯等方面具有圖形化強、功能明確等特點。Quartus II 支持層次化設計，可以在一個新的輸入編輯環(huán)境中調用不同輸入設計方式完成的模塊，從而完成混合輸入設計以發(fā)揮二者各自特色。（2）分析與綜合：在完成設計輸入之后，即可對其進行分析與綜合。其中先進行語法的分析與校正，然后依據(jù)邏輯設計的描述和各種約束條件進行編譯、優(yōu)化、轉換和綜合。最終獲得門級電路甚至更底層的電路網表描述文件。因此，綜合就是將電路的高級語言（如行為描述）轉換成低級的，可與FP

37、GA/CPLD的基本結構相映射的網表文件或程序，既可以使用Quartus II中的綜合器來分析設計文件和建立工程數(shù)據(jù)庫，也可使用其他EDA綜合工具綜合設計文件，然后產生與Quartus II軟件配合使用的網表文件。（3）仿真：仿真包括功能仿真和時序仿真。進行功能仿真，即直接對VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能否滿足原設計的要求，仿真過程沒有加入時序信息，不涉與具體器件的硬件特性。而時序仿真接近真實器件運行特性的仿真，仿真精度高。Quartus II可以通過建立和編輯波形文件，來執(zhí)行仿真波形的模擬分析。（4）布局布線：若功能仿真結果滿足邏輯設計，則可執(zhí)行

38、布局布線。它的目的是將綜合后產生的網表文件配置于指定的目標器件中，使之產生最終的下載文件。在Quartus II中，是使用由綜合中建立的數(shù)據(jù)庫，將工程的邏輯和時序要求與器件的可用資源相匹配。它將每個邏輯功能分配給最好的邏輯單元位置，進行布線和時序，并選擇相應的互連路徑和引腳分配。（5）時序分析Quartus II中的時序分析功能可以分析設計中所有邏輯的性能，并協(xié)助引導適配器滿足設計中的時序分析要求。還可以進行最少的時序分析，報告最佳情況時序結果，驗證驅動芯片外信號的時鐘至管腳延時。（6）引腳鎖定與下載為了對設計工程進行硬件測試，應將其輸入輸出信號鎖定在芯片確定的引腳上。最后是將下載或配置文件通

39、過編程電纜向FPGA或CPLD進行下載，以便進行硬件調試和驗證。2.1.2 Quartus II的原理圖輸入設計流程應用數(shù)字邏輯電路的基本知識，使用Quartus II原理圖輸入法可以非常方便地進行數(shù)字系統(tǒng)的設計，應用Quartus II原理圖輸入法，還可以把原有的使用中小規(guī)模的通用數(shù)字集成電路設計的數(shù)字系統(tǒng)移植到FPGA中。設計流程可以分為：（1）建立工程文件夾，包括工程目錄、名稱和選擇合適器件。（2）編輯設計圖形文件，放置元件、連線、設定輸入輸出管教名稱。（3）對圖形文件進行編譯，檢查電路是否有誤。（4）時序仿真設計文件，得到方針波形驗證設計結果。（5）編程下載設計文件，包括引腳鎖定和編程

40、下載。2.1.2 SignalTap II邏輯分析儀的使用伴隨著EDA工具的快速發(fā)展，一種新的調試工具Quartus II 中的SignalTap II 滿足了FPGA開發(fā)中硬件調試的要求，它具有無干擾、便于升級、使用簡單、價格低廉等特點。SignalTap II嵌入邏輯分析儀集成到Quartus II設計軟件中，能夠捕獲和顯示可編程單芯片系統(tǒng)（SOPC）設計中實時信號的狀態(tài)，這樣開發(fā)者就可以在整個設計過程中以系統(tǒng)級的速度觀察硬件和軟件的交互作用。它支持多達1024個通道，采樣深度高達128Kb，每個分析儀均有10級觸發(fā)輸入/輸出，從而增加了采樣的精度。SignalTap II為設計者提供了業(yè)

41、界領先的SOPC設計的實時可視性，能夠大大減少驗證過程中所花費的時間。目前SignalTap II邏輯分析儀支持的器件系列包括：APEXT II，APEX20KE，APEX20KC，APEX20K，Cyclone，Excalibur，Mercury，Stratix GX，Stratix。SignalTap II 嵌入式邏輯分析器，提供了芯片測試的一個很好的途徑。通過SignalTap II 測試芯片無需外接專用儀器，它在器件部捕獲節(jié)點進行分析和判斷系統(tǒng)故障。本文通過對Cyclone EP2C35F672C6器件的實驗證實該測試手段大大提高系統(tǒng)的調試能力，具有很好的效果。圖2.2是SignalT

42、ap II嵌入到FPGA的結構圖： 圖2.2 將邏輯分析儀嵌入到FPGA中使用SignalTap II的一般流程是：設計人員在完成設計并編譯工程后，建立SignalTap II (.stp)文件并加入工程、配置STP文件、編譯并下載設計到FPGA、在Quartus II軟件中顯示被測信號的波形、在測試完畢后將該邏輯分析儀從項目中刪除。以下描述設置SignalTap II文件的基本流程：（1）設置采樣時鐘：采樣時鐘決定了顯示信號波形的分辨率，它的頻率要大于被測信號的最高頻率，否則無確反映被測信號波形的變化。SignalTap II在時鐘上升沿將被測信號存儲到緩存。（2）設置被測信號：可以使用No

43、de Finder 中的 SignalTap II 濾波器查找所有預綜合和布局布線后的SignalTap II 節(jié)點，添加要觀察的信號。邏輯分析器不可測試的信號包括：邏輯單元的進位信號、PLL的時鐘輸出、JTAG引腳信號、LVDS（低壓差分）信號。（3）配置采樣深度、確定RAM的大小。（4）設置buffer acquisition mode：buffer acquisition mode包括循環(huán)采樣存儲、連續(xù)存儲兩種模式。循環(huán)采樣存儲也就是分段存儲，將整個緩存分成多個片段(segment)，每當觸發(fā)條件滿足時就捕獲一段數(shù)據(jù)。該功能可以去掉無關的數(shù)據(jù)，使采樣緩存的使用更加靈活。（5）觸發(fā)級別：S

44、ignalTap II支持多觸發(fā)級的觸發(fā)方式，最多可支持10級觸發(fā)。（6）觸發(fā)條件：可以設定復雜的觸發(fā)條件用來捕獲相應的數(shù)據(jù)，以協(xié)助調試設計。當觸發(fā)條件滿足時，在signalTap時鐘的上升沿采樣被測信號。完成STP設置后，將STP文件同原有的設計下載到FPGA中，在Quartus II中SignalTap II窗口下查看邏輯分析儀捕獲結果。SignalTap II可將數(shù)據(jù)通過多余的I/O引腳輸出，以供外設的邏輯分析器使用；或輸出為csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。2.2 VHDL語言簡介VHDL的英文全名是Very-High-Speed Integrated Ci

45、rcuit HardwareDescription Language，誕生于1982年。1987年底，IEEE將VHDL替代了原有的非標準的硬件描述語言，并被美國國防部確認為標準硬件描述語言。VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,與端口)和部（或稱不可視部分），既涉與實體的部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其部開發(fā)完成后，其他的設計就可以

46、直接調用這個實體。這種將設計實體分成外部分的概念是VHDL系統(tǒng)設計的基本點。VHDL語言的基本結構：一個完整的VHDL語言程序通常包括實體聲明（Entity Declaration）、結構體（Architecture Body）、配置（Configuration）、程序包（Package）和庫（Library）五個組成部分。其中實體和結構體是不可缺少的。前4種分別是編譯的源設計單元。庫存放已編譯的實體，結構體，配置和包；實體用于描述系統(tǒng)部的結構和行為；包存放各設計模塊都能共享的數(shù)據(jù)類型，常數(shù)和子程序等；配置用于從庫中選取所需要單元來支持系統(tǒng)的不同設計，即對庫的使用。庫可由用戶生成或芯片制造商提

47、供，以便共享。實體是描述系統(tǒng)的外部端口，實體說明用于描述設計系統(tǒng)的外部端口輸入、輸出特征；結構體是描述系統(tǒng)部的結構和行為，即用于描述設計系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程和系統(tǒng)部的結構與其實現(xiàn)的功能。配置為屬性選項，描述層與層之間、實體與結構體之間的連接關系，比如高層設計需要將低層實體作為文件加以利用，這就要用到配置說明，用于從庫中選取所需設計單元來組成系統(tǒng)設計的不同版本。程序包為屬性選項，用于把共享的定義放置其中，具體地說主要用來存放各種設計的模塊都能共享的數(shù)據(jù)類型、常量和子程序等。庫主要用于存放已經編譯的實體、結構體、程序包和配置，可由用戶自主生成或有ASIC芯片制造商提供相應的庫，以便于設計中為

48、大家所共享。2.2.1 VHDL的基本結構一個VHDL設計由若干個VHDL文件構成，每個文件主要包含如下三個部分中的一個或全部：（1）程序包（Package）；（2) 庫（library）（3）實體（Entity）；（4）結構體（Architecture）。VHDL設計結構體（Architectures）定義了實體的實現(xiàn)，即電路的具體描述實體（Entities）聲明到其他實體與其他設計的接口，即定義本設計輸入輸出端口程序包（Packages）聲明在設計或實體中將要用到的常數(shù)，數(shù)據(jù)類型，元件與子程序等VHDL文件圖2.3 VHDL組成示意圖一個完整的VHDL設計必須包含一個實體和一個與之對應的結

49、構體，一個實體可對應多個結構體，以說明采用不同方法來描述電路。（1）程序包（Package）程序包是用來單純羅列VHDL語言中所要用到的信號定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義等，它是一個可編譯的設計單元，也是庫結構中的一個層次。要使用程序包時，可以用USE語句說明。例如：USE IEEE.STD_LOGIC_1164.ALL；該語句表示在VHDL程序中要使用名為STD_LOGIC_1164的程序包中所有定義或說明項。一個程序包由兩大部分組成：（Header）和包體（Package Body），其中包體是一個可選項，也就是說，程序包可以只由構成。一般列出所有項的名稱，而在包體

50、具體給出各項的細節(jié)。（2）庫（Library）庫是專門存放預先編譯好的程序包（package）的地方。在VHDL語言中，庫的說明總是放在設計單元的最前面：LIBRARY 庫名；這樣，在設計單元的語句就可以使用庫中的數(shù)據(jù)。由此可見，庫的好處就在于使設計者可以共享已經編譯過的設計結果。在VHDL語言中可以存在多個不同的庫，但是庫和庫之間是獨立的，不能互相嵌套。實際中一個庫就對應一個目錄，預編譯程序包的文件就放在此目錄中。用戶自建的庫即為設計文件所在目錄，庫名與目錄名的對應關系可在編譯軟件中指定。庫說明語句的作用圍從一個實體說明開始到它所屬的構造體、配置為止。當一個源程序中出現(xiàn)兩個以上的實體時，兩條

51、作為使用庫的說明語句應在每個實體說明語句前重復書寫。表2.1是IEEE兩個標準庫“std”與“ieee”中所包含的程序包的簡單解釋。表2.1 STD與IEEE的程序包庫名程序包名包中預定義容stdstandardVHDL類型，如bit,bit_vectorieeestd_logic_1164定義std_logic， std_logic_vector等ieeenumericstd 定義了一組基std_logic_1164中定 義的類型上的算術運算符，如“+”、“-”、SHL、SHR等ieeestd_logicarith 定義有符號與無符 號類型，與基于這些類型上的算術運算ieeestd_logi

52、c_signed 定義了基于std_logic與 std_logic_vector類型上的有符號的算術運算ieeestd_logic_unsigned 定義了基于std_logic與std_logic_vector類型上的無符號的算術運算（3）實體（entity）實體是VHDL設計中最基本的模塊，VHDL表達的所有設計均與實體有關。設計的最頂層是頂層實體。如果設計分層次，那么在頂層實體中將包含較低級別的實體。實體中定義了該設計所需的輸入/輸出信號，信號的輸入/輸出類型被稱為端口模式，同時實體中還定義他們的數(shù)據(jù)類型。任何一個基本設計單元的實體說明都具有如下的結構：Entityis port （信

53、號名，信號名：端口模式端口類型；信號名，信號名：端口模式端口類型）；End; 每個端口所定義的信號名在實體中必須是唯一的，說明信號名的屬性包括端口模式和端口類型，端口模式決定信號的流向，端口類型決定端口所采用的數(shù)據(jù)類型。端口模式（MODE）有以下幾種類型：IN 信號進入實體但并不輸出；OUT 信號離開實體但并不輸入；并且不會在部反饋使用；INOUT 信號是雙向的（既可以進入實體，也可以離開實體）；BUFFER 信號輸出到實體外部，但同時也在實體部反饋。端口類型（TYPE）有以下幾種類型：Integer：可用作循環(huán)的指針或常數(shù)，通常不用于I/O信號；Bit：可取值“0”或“1”；std_logi

54、c：工業(yè)標準的邏輯類型，取值“0”，“1”，“X”和“Z”；std_logic_vector：std_logic的組合，工業(yè)標準的邏輯類型。由此看出，實體（ENTITY）類似于原理圖中的符號,它并不描述模塊的具體功能。實體的通信點是端口（PORT），它與模塊的輸入/輸出或器件的引腳相關聯(lián)。（4）結構體（architecture）結構體是VHDL設計中最主要部分，它具體地指明了該基本設計單元的行為、元件與部的連接關系，也就是說它定義了設計單元具體的功能。結構體對其基本設計單元的輸入輸出關系可以用3種方式進行描述，即行為描述（基本設計單元的數(shù)學模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結構描述（邏

55、輯元件連接描述）。不同的描述方式，只體現(xiàn)在描述語句上，而結構體的結構是完全一樣的。一個完整的、能被綜合實現(xiàn)的VHDL設計必須有一個實體和對應的結構體，一個實體可以對應一個或多個結構體，由于結構體是對實體功能的具體描述，因此它一定要跟在實體的后面，通常先編譯實體后才能對結構體進行編譯。2.2.2 VHDL的基本語法（1） VHDL語言的客體與其分類在VHDL語言中凡是可以賦予一個值的對象就稱為客體（Object）?？腕w主要包括以下3種：信號、常數(shù)、變量（Signal、Constant、Variable）。在電子線路中，這3類客體通常都具有一定的物理含義。 常數(shù)（Constant）常數(shù)是一個固定的

56、值。所謂常數(shù)說明就是對某一常數(shù)名賦予一個固定的值。通常賦值在程序開始前進行，該值的數(shù)據(jù)類型則在說明語句中指明。常數(shù)說明的一般格式如下：Constant 常數(shù)名：數(shù)據(jù)類型:=表達式；常量在定義時賦初值，賦值符號為“:=”。 變量（Variable）變量只能在進程語句、函數(shù)語句和過程語句中使用，它是一個局部量。在仿真過程中它不像信號那樣，到了規(guī)定的仿真時間才進行賦值，變量的賦值是立即生效的。變量說明語句的格式如下：Variable 變量名：數(shù)據(jù)類型約束條件:=表達式；變量的賦值符號“:=”。 信號（Signal）信號是電子線路部硬件連接的抽象。它除了沒有數(shù)據(jù)流動方向說明外，其它性質幾乎和“端口”一

57、致。信號通常在構造體、程序包和實體中說明。信號說明語句的格式如下：Signal 信號名：數(shù)據(jù)類型約束條件=表達式；信號的賦值符號為“=”。（2） VHDL的運算符在VHDL語言中共有4類運算符，可以分別進行邏輯運算（Logical）、關系運算（Relational）、算術運算（Arithmetic）和并置運算（Concatenation）。被運算符所運算的數(shù)據(jù)應該與運算符所要求的類型相一致。另外，運算符是有優(yōu)先級的，例如邏輯運算符NOT，在所有的運算符中優(yōu)先級最高。（3） VHDL常用語句VHDL 常用語句分并行（Concurrent）語句和順序（Sequential）語句：并行語句（Conc

58、urrent）:并行語句總是處于進程（PROCESS）的外部。所有并行語句都是并行執(zhí)行的，即與它們出現(xiàn)的先后次序無關。如when.else語句。順序語句（Sequential）:順序語句總是處于進程的部，并且從仿真的角度來看是順序執(zhí)行的。如if-then-else語句3.數(shù)字調制解調原理3.1 ASK的調制與解調振幅鍵控是正弦載波的幅度隨數(shù)字基帶信號而變化的數(shù)字調制。當數(shù)字基帶信號為二進制時，則為二進制振幅鍵控。3.1.1 ASK調制原理二進制幅移鍵控ASK信號是利用二進制數(shù)字基帶脈沖序列中的“1”、“0”碼去控制載波輸出的有或無得到的。對單極性不歸零的矩形脈沖序列而言，“1”碼打開通路，送出

59、載波；“0”碼關閉通路，輸出零電平，所以又稱為通-斷鍵控OOK(on-off Keying)。一般情況下，調制信號是具有一定波形形狀的二進制序列，即 （3.1）式3-1中Ts為碼元間隔；g(t)為調制信號的脈沖形狀表達式，為討論方便，這里設其為單極性不歸零的矩形脈沖；為二進制符號，見公式3.2： （3.2）借助于模擬幅度調制原理，二進制序列幅移鍵控信號的一般表達式見式3.3。 (3.3)幅移鍵控調制器可以用一個相乘器實現(xiàn),也可以用一個開關電路來代替。兩種調制電路的框圖分別對應于圖3.2（a)、(b)。圖3.2 開關電路法產生ASK圖3.2 相乘法產生ASK設輸入序列為010010，相應的輸出波

60、形如圖3.3所示：圖3.3 ASK信號波形3.1.2 ASK解調原理二進制序列幅移鍵控信號的解調，與模擬雙邊帶AM信號的解調方法一樣，可以用相干解調或包絡檢波（非相干解調）實現(xiàn)，如圖3.4（a）、（b）所示。設計電路時，考慮到成本等綜合因素，在2ASK系統(tǒng)中很少使用相干解調。圖3.4 ASK解調框圖3.2 PSK的調制與解調在二進制數(shù)字調制中，當正弦載波的相位隨二進制數(shù)字基帶信號離散變化時，則產生二進制移相鍵控(2PSK)信號。3.2.1 PSK調制原理2PSK以載波的固定相位為參考，用與載波一樣的相位表示“1”碼；相位表示“0”碼，則第k個碼元表示見公式3.4：(3.4)調制方式如圖3.5（