集成電路設(shè)計與制造的主要流程（ 77頁）ppt課件

1、集成電路設(shè)計與制造的主要流程集成電路設(shè)計與制造的主要流程框架設(shè)計芯片檢測單晶、外延資料掩膜版芯片制造過程封裝測試系統(tǒng)需求集成電路的設(shè)計過程： 設(shè)計創(chuàng)意 + 仿真驗證功能要求行為設(shè)計VHDLSing off集成電路芯片設(shè)計過程框架From 吉利久教授是行為仿真綜合、優(yōu)化網(wǎng)表時序仿真規(guī)劃布線幅員后仿真否是否否是設(shè)計業(yè)引 言半導(dǎo)體器件物理根底：包括PN結(jié)的物理機(jī)制、雙極管、MOS管的任務(wù)原理等 器件 小規(guī)模電路 大規(guī)模電路 超大規(guī)模電路 甚大規(guī)模電路電路的制備工藝：光刻、刻蝕、氧化、離子注入、分散、化學(xué)氣相淀積、金屬蒸發(fā)或濺射、封裝等工序 集成電路設(shè)計：另一重要環(huán)節(jié)，最能反映人的能動性 結(jié)合詳細(xì)的電

2、路，詳細(xì)的系統(tǒng)，設(shè)計出各種各樣的電路掌握正確的設(shè)計方法，可以以不變應(yīng)萬變，隨著電路規(guī)模的增大，計算機(jī)輔助設(shè)計手段在集成電路設(shè)計中起著越來越重要的作用引 言 什么是集成電路？(相對分立器件組成的電路而言) 把組成電路的元件、器件以及相互間的連線放在單個芯片上，整個電路就在這個芯片上，把這個芯片放到管殼中進(jìn)展封裝，電路與外部的銜接靠引腳完成。什么是集成電路設(shè)計？ 根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路方式、器件構(gòu)造、工藝方案和設(shè)計規(guī)那么的情況下，盡量減小芯片面積，降低設(shè)計本錢，縮短設(shè)計周期，以保證全局優(yōu)化，設(shè)計出滿足要求的集成電路。 設(shè)計的根本過程 舉例 功能設(shè)計 邏輯和電路設(shè)計 幅員

3、設(shè)計集成電路設(shè)計的最終輸出是掩膜幅員，經(jīng)過制版和工藝流片可以得到所需的集成電路。 設(shè)計與制備之間的接口：幅員主要內(nèi)容 IC設(shè)計特點及設(shè)計信息描畫 典型設(shè)計流程 典型的布圖設(shè)計方法及可測性設(shè)計技術(shù)設(shè)計特點和設(shè)計信息描畫 設(shè)計特點(與分立電路相比) 對設(shè)計正確性提出更為嚴(yán)厲的要求 測試問題 幅員設(shè)計：規(guī)劃布線 分層分級設(shè)計(Hierarchical design)和模塊化設(shè)計 高度復(fù)雜電路系統(tǒng)的要求 什么是分層分級設(shè)計？ 將一個復(fù)雜的集成電路系統(tǒng)的設(shè)計問題分解為復(fù)雜性較低的設(shè)計級別，這個級別可以再分解到復(fù)雜性更低的設(shè)計級別；這樣的分解不斷繼續(xù)到使最終的設(shè)計級別的復(fù)雜性足夠低，也就是說，能相當(dāng)容易地

4、由這一級設(shè)計出的單元逐級組織起復(fù)雜的系統(tǒng)。普通來說，級別越高，籠統(tǒng)程度越高；級別越低，細(xì)節(jié)越詳細(xì)從層次和域表示分層分級設(shè)計思想域：行為域：集成電路的功能 構(gòu)造域：集成電路的邏輯和電路組成 物理域：集成電路掩膜版的幾何特性和物理特性的詳細(xì)實現(xiàn)層次：系統(tǒng)級、算法級、存放器傳輸級(也稱RTL級)、 邏輯級與電路級系統(tǒng)級行為、性能描畫CPU、存儲器、控制器等芯片、電路板、子系統(tǒng)算法級I/O算法硬件模塊、數(shù)據(jù)構(gòu)造部件間的物理銜接RTL級形狀表ALU、存放器、MUX微存儲器芯片、宏單元邏輯級布爾方程門、觸發(fā)器單元布圖電路級微分方程晶體管、電阻、電容管子布圖設(shè)計信息描畫 分類內(nèi)容言語描畫(如VHDL語言、V

5、erilog言語等)功能描畫與邏輯描畫功能設(shè)計功能圖邏輯設(shè)計邏輯圖電路設(shè)計電路圖設(shè)計圖幅員設(shè)計符號式幅員, 幅員舉例：x=ab+ab；CMOS與非門；CMOS反相器幅員 什么是幅員？一組相互套合的圖形，各層幅員相應(yīng)于不同的工藝步驟，每一層幅員用不同的圖案來表示。 幅員與所采用的制備工藝嚴(yán)密相關(guān)設(shè)計流程 理想的設(shè)計流程(自頂向下：TOP-DOWN 系統(tǒng)功能設(shè)計，邏輯和電路設(shè)計，幅員設(shè)計硅編譯器silicon compiler(算法級、RTL級向下門陣列、規(guī)范單元陣列等邏輯和電路描畫系統(tǒng)性能編譯器系統(tǒng)性能目的性能和功能描畫邏輯和電路編譯器幾何幅員描畫幅員編譯器制版及流片統(tǒng)一數(shù)據(jù)庫典型的實踐設(shè)計流程

6、 需求較多的人工干涉 某些設(shè)計階段無自動設(shè)計軟件，經(jīng)過模擬分析軟件來完成設(shè)計 各級設(shè)計需求驗證典型的實踐設(shè)計流程 1、系統(tǒng)功能設(shè)計 目的：實現(xiàn)系統(tǒng)功能，滿足根本性能要求過程：功能塊劃分，RTL級描畫，行為仿真 功能塊劃分 RTL級描畫RTL級VHDL、Verilog) RTL級行為仿真：總體功能和時序能否正確 功能塊劃分原那么： 既要使功能塊之間的連線盡能夠地少，接口明晰，又要求功能塊規(guī)模合理，便于各個功能塊各自獨(dú)立設(shè)計。同時在功能塊最大規(guī)模的選擇時要思索設(shè)計軟件可處置的設(shè)計級別 算法級：包含算法級綜合：將算法級描畫轉(zhuǎn)換到 RTL級描畫 綜 合： 經(jīng)過附加一定的約束條件從高一級設(shè) 計層次直接轉(zhuǎn)

7、換到低一級設(shè)計層次的過程邏輯級：較小規(guī)模電路實踐設(shè)計流程系統(tǒng)功能設(shè)計 輸出：言語或功能圖 軟件支持：多目的多約束條件優(yōu)化問題 無自動設(shè)計軟件 仿真軟件：VHDL仿真器、Verilog仿真器實踐設(shè)計流程2、邏輯和電路設(shè)計概念：確定滿足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路構(gòu)造過程：A.數(shù)字電路：RTL級描畫 邏輯綜合(Synopsys,Ambit) 邏輯網(wǎng)表 邏輯模擬與驗證，時序分析和優(yōu)化 難以綜合的：人工設(shè)計后進(jìn)展原理圖輸入，再進(jìn)展邏輯模擬 電路實現(xiàn)包括滿足電路性能要求的電路構(gòu)造和元件參數(shù))：調(diào)用單元庫完成； 沒有單元庫支持：對各單元進(jìn)展電路設(shè)計，經(jīng)過電路模擬與分析，預(yù)測電路的直

8、流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修正器件參數(shù)，直到獲得稱心的結(jié)果。由此可構(gòu)成用戶本人的單元庫單元庫：一組單元電路的集合 經(jīng)過優(yōu)化設(shè)計、并經(jīng)過設(shè)計規(guī)那么檢查和反復(fù)工藝驗證，能正確反映所需的邏輯和電路功能以及性能，適宜于工藝制備，可到達(dá)最大的廢品率。元件 門 元胞 宏單元功能塊基于單元庫的描畫：層次描畫單元庫可由廠家提供，可由用戶自行建立 B. 模擬電路：尚無良好的綜合軟件 RTL級仿真經(jīng)過后，根據(jù)設(shè)計閱歷進(jìn)展電路設(shè)計 原理圖輸入 電路模擬與驗證 模擬單元庫邏輯和電路設(shè)計的輸出：網(wǎng)表元件及其銜接關(guān)系或邏輯圖、電路圖 軟件支持：邏輯綜合、邏輯模擬、電路模擬、時序分析等軟件 (EDA軟件系

9、統(tǒng)中已集成) 實踐設(shè)計流程3. 幅員設(shè)計概念：根據(jù)邏輯與電路功能和性能要求以及工藝程度要求來設(shè)計光刻用的掩膜幅員， IC設(shè)計的最終輸出。什么是幅員？一組相互套合的圖形，各層幅員相應(yīng)于不同的工藝步驟，每一層幅員用不同的圖案來表示。 幅員與所采用的制備工藝嚴(yán)密相關(guān)幅員設(shè)計過程：由底向上過程 主要是規(guī)劃布線過程 規(guī)劃：將模塊安頓在芯片的適當(dāng)位置，滿足一定目的函數(shù)。對級別最低的功能塊，是指根據(jù)銜接關(guān)系，確定各單元的位置，級別高一些的，是分配較低級別功能塊的位置，使芯片面積盡量小。 布線：根據(jù)電路的銜接關(guān)系銜接表在指定區(qū)域面積、外形、層次百分之百完成連線。布線均勻，優(yōu)化連線長度、保證布通率。幅員設(shè)計過程

10、大多數(shù)基于單元庫實現(xiàn)1軟件自動轉(zhuǎn)換到幅員，可人工調(diào)整規(guī)那么芯片2布圖規(guī)劃floor planning)工具 規(guī)劃布線工具place&route 布圖規(guī)劃：在一定約束條件下對設(shè)計進(jìn)展物理劃分，并初步確定芯片面積和外形、單元區(qū)位置、功能塊的面積外形和相對位置、I/O位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布3全人工幅員設(shè)計：人工布圖規(guī)劃，提取單元， 人工規(guī)劃布線由底向上： 小功能塊到大功能塊單元庫中根本單元較小的功能塊總體幅員幅員檢查與驗證規(guī)劃布線規(guī)劃布線較大的功能塊規(guī)劃布線布圖規(guī)劃人工幅員設(shè)計典型過程 幅員驗證與檢查 DRC：幾何設(shè)計規(guī)那么檢查 ERC：電學(xué)規(guī)那么檢查 LVS：網(wǎng)表

11、一致性檢查 POSTSIM：后仿真提取實踐幅員參數(shù)、電阻、電容，生成帶寄生量的器件級網(wǎng)表，進(jìn)展開關(guān)級邏輯模擬或電路模擬，以驗證設(shè)計出的電路功能的正確性和時序性能等)，產(chǎn)生測試向量 軟件支持：成熟的CAD工具用于幅員編輯、人機(jī)交互式規(guī)劃布線、自動規(guī)劃布線以及幅員檢查和驗證 設(shè)計規(guī)那么 IC設(shè)計與工藝制備之間的接口 制定目的：使芯片尺寸在盡能夠小的前提下，防止線條寬度的偏向和不同層版套準(zhǔn)偏向能夠帶來的問題，盡能夠地提高電路制備的廢品率 什么是設(shè)計規(guī)那么？思索器件在正常任務(wù)的條件下，根據(jù)實踐工藝程度(包括光刻特性、刻蝕才干、對準(zhǔn)容差等)和廢品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制

12、，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)那么，分別給出它們的最小值，以防止掩膜圖形的斷裂、銜接和一些不良物理效應(yīng)的出現(xiàn)。 設(shè)計規(guī)那么的表示方法 以為單位：把大多數(shù)尺寸覆蓋，出頭等等商定為的倍數(shù) 與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏向，普通等于柵長度的一半。 優(yōu)點：幅員設(shè)計獨(dú)立于工藝和實踐尺寸 舉例： 以微米為單位：每個尺寸之間沒有必然的比例關(guān)系， 提高每一尺寸的合理度；簡化度不高 舉例： 總體要求系統(tǒng)功能設(shè)計存放器傳輸級描畫存放器傳輸級模擬與驗證子系統(tǒng)/功能塊綜 合門級邏輯網(wǎng)表邏輯模擬與驗證電路模擬與驗證幅員生成邏輯圖電路圖最終幅員數(shù)據(jù)與

13、測試向量制版與工藝流片計算機(jī)輔助測試(ICCAT)消費(fèi)定型工藝模擬幅員幾何設(shè)計規(guī)那么和電學(xué)規(guī)那么檢查網(wǎng)表一致性檢查和后仿真 IC設(shè)計流程視詳細(xì)系統(tǒng)而定 隨著 IC CAD系統(tǒng)的開展，IC設(shè)計更偏重系統(tǒng)設(shè)計 正向設(shè)計，逆向設(shè)計 SoC: IPIntelligent Proprietary 庫(優(yōu)化設(shè)計)軟核：行為級描畫firm IP: 門級 hard IP:幅員級， D/A A/D DRAM，優(yōu)化的深亞微米電路等 IC設(shè)計與電路制備相對獨(dú)立的新方式 Foundry的出現(xiàn)VDSM電路設(shè)計對設(shè)計流程的影響VDSM電路設(shè)計對設(shè)計流程的影響時序問題突出，互連延遲超越門延遲，邏輯設(shè)計用的互連延遲模型與實踐

14、互連延遲特性不一致，經(jīng)過邏輯設(shè)計的時序在規(guī)劃布線后不符合要求。 在邏輯設(shè)計階段參與物理設(shè)計的數(shù)據(jù) 綜合優(yōu)化中的關(guān)鍵途徑以SDF格式傳給布圖規(guī)劃，初步的連線延遲再傳給綜合優(yōu)化工具以PDEF格式 規(guī)劃后將更準(zhǔn)確的互連信息經(jīng)過FLOORPLAN TOOL傳給綜合優(yōu)化工具，進(jìn)展規(guī)劃迭代 時延驅(qū)動布線，完成后進(jìn)展延遲計算和時序分析，布線迭代VDSM電路設(shè)計對設(shè)計流程的影響 布圖時面向互連，先布互連網(wǎng)，再布模塊 集成度提高： 可重用REUSE模塊 IP模塊 針對各 IP模塊和其他模塊進(jìn)展布圖規(guī)劃，如何對IP模塊等已設(shè)計好的模塊進(jìn)展處置 功耗問題，尤其高層次設(shè)計中思索 布圖中寄生參數(shù)提取變成三維問題布圖設(shè)計

15、方法布圖風(fēng)格劃分全定制設(shè)計方法、半定制設(shè)計方法、可編程邏輯器件以及基于這些方法的兼容設(shè)計方法 設(shè)計方法選取的主要根據(jù)：設(shè)計周期、設(shè)計本錢、芯片本錢、芯片尺寸、設(shè)計靈敏性、嚴(yán)密性和可靠性等 最主要的：設(shè)計本錢在芯片本錢中所占比例 芯片本錢CT：小批量的產(chǎn)品：減小設(shè)計費(fèi)用；大批量的產(chǎn)品：提高工藝程度，減小芯片尺寸，增大圓片面積全定制設(shè)計幅員設(shè)計時采用人工設(shè)計，對每個器件進(jìn)展優(yōu)化，芯片性能獲得最正確，芯片尺寸最小設(shè)計周期長，設(shè)計本錢高，適用于性能要求極高或批量很大的產(chǎn)品，模擬電路符號式幅員設(shè)計：用一組事先定義好的符號來表示幅員中不同層版之間的信息，經(jīng)過自動轉(zhuǎn)換程序轉(zhuǎn)換 舉例：棍圖：棍形符號、不同顏色

16、不用思索設(shè)計規(guī)那么的要求；設(shè)計靈敏性大符號間距不固定，進(jìn)展幅員緊縮，減小芯片面積 公用集成電路ASIC：Application-Specific Integrated Circuit相對通用電路而言針對某一運(yùn)用或某一客戶的特殊要求設(shè)計的集成電路 批量小、單片功能強(qiáng)：降低設(shè)計開發(fā)費(fèi)用主要的ASIC設(shè)計方法：門陣列設(shè)計方法：半定制規(guī)范單元設(shè)計方法：定制 掩膜版方法積木塊設(shè)計方法：定制可編程邏輯器件設(shè)計方法門陣列設(shè)計方法GA方法 概念：外形和尺寸完全一樣的單元陳列成陣列，每個單元內(nèi)部含有假設(shè)干器件，單元之間留有布線通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線以外的芯片加工步驟，構(gòu)成母片 根據(jù)不同

17、的運(yùn)用，設(shè)計出不同的接觸孔版和金屬連線版，單元內(nèi)部連線及單元間連線實現(xiàn)所需電路功能 母片半定制技術(shù)門陣列構(gòu)造單元區(qū)構(gòu)造： 舉例：六管CMOS單元 由該構(gòu)造實現(xiàn)三輸入或非門 輸入/輸出單元：芯片周圍 舉例：圖5.16，輸入、輸出、電源 輸入維護(hù)(防止柵擊穿)：嵌位二極管、維護(hù)電阻 輸出驅(qū)動：寬長比大的器件梳狀或馬蹄狀門陣列設(shè)計過程門陣列方法的設(shè)計特點：設(shè)計周期短，設(shè)計本錢低，適宜設(shè)計適當(dāng)規(guī)模、中等性能、要求設(shè)計時間短、數(shù)量相對較少的電路缺乏：設(shè)計靈敏性較低；門利用率低；芯片面積浪費(fèi)門海設(shè)計技術(shù)：一對不共柵的P管和N管組成的根本單元鋪滿整個芯片，布線通道不確定可將根本單元鏈改成無用器件區(qū)走線，宏單

18、元連線在無用器件區(qū)上進(jìn)展門利用率高，集成密度大，布線靈敏，保證布線布通率 仍有布線通道，添加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用激光掃描陣列：特殊的門陣列設(shè)計方法 對于一個特殊構(gòu)造的門陣列母片，片上晶體管和邏輯門之間都有電學(xué)銜接，用專門的激光掃描光刻設(shè)備切斷不需求銜接處的連線，實現(xiàn)ASIC功能。 只需一步刻鋁工藝，加工周期短；采用激光掃描曝光，省去了常規(guī)門陣列方法中的制版工藝。但制備時間較長。 普通用于小批量(2002000塊)ASIC的制造 作業(yè)：1.試述帶單元庫的數(shù)字集成電路的典型設(shè)計流程。2.試述IC設(shè)計的主要特點。規(guī)范單元設(shè)計方法SC方法 一種庫單元設(shè)計方法 概念：從規(guī)范單

19、元庫中調(diào)用事先經(jīng)過精心設(shè)計的邏輯單元，并陳列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元銜接起來，構(gòu)成所需的公用電路芯片規(guī)劃：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片周圍，根本單元具有等高不等寬的構(gòu)造，布線通道區(qū)沒有寬度的限制，利于實現(xiàn)優(yōu)化布線。規(guī)范單元庫：規(guī)范單元庫中的單元是用人工優(yōu)化設(shè)計的，力求到達(dá)最小的面積和最好的性能，完成設(shè)計規(guī)那么檢查和電學(xué)驗證描畫電路單元在不同層級的屬性的一組數(shù)據(jù)邏輯符號L：單元稱號與符號、I/O端：用于邏輯圖功能描畫電路構(gòu)造、電學(xué)目的拓?fù)浞鶈TO：拓?fù)鋯卧?、單元寬度高度、I/O位置及稱號掩膜幅員A舉例： 不同設(shè)計階段調(diào)用不同描畫

20、 規(guī)范單元庫主要包括 與非門、或非門、觸發(fā)器、鎖存器、移位存放器 加法器、乘法器、除法器、算術(shù)運(yùn)算單元、FIFO等較大規(guī)模單元 模擬單元模塊：振蕩器、比較器等 同一功能的單元有幾種不同的類型，視運(yùn)用不同選擇 規(guī)范單元設(shè)計根本陳列方式：雙邊I/O、單邊I/O、連線單元單層布線中用得較多、跨單元連線 走線：電源和地線普通要求從單元左右邊進(jìn)出，信號端從上下進(jìn)出?？梢栽趩卧獌?nèi)部或單元邊境電源線可以放在單元外，在布線通道內(nèi)，便于根據(jù)單元功率要求調(diào)整寬度，從各單元引出端口電源線程度金屬線，信號線用第二層金屬或垂直多晶硅線，單元內(nèi)部連線用第一層金屬和多晶硅， 單元之間連線在走線通道內(nèi) 單元拼接 單元高度：器

21、件寬度，思索最小延遲，最省面積，足夠高度以保證電源線、地線、單元內(nèi)部連線 SC方法設(shè)計流程與門陣列類似 SC方法特點：需求全套掩膜版，屬于定制設(shè)計方法門陣列方法：適宜的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距 規(guī)范單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，規(guī)劃布線的自在度增大較高的芯片利用率和連線布通率依賴于規(guī)范單元庫，SC庫建立需較長的周期和較高的本錢，尤其工藝更新時適用于中批量或者小批量但是性能要求較高的芯片設(shè)計積木塊設(shè)計方法： BBL方法通用單元設(shè)計方法布圖特點：任不測形的單元普通為矩形或“L型、恣意位置、無布線通道BBL單元：較大規(guī)模的功能塊如ROM、RAM、ALU或模擬電路單元等，單

22、元可以用GA、SC、PLD或全定制方法設(shè)計設(shè)計過程：可以基于Foundry提供的單元庫，更提倡用本人的單元庫 平面布置：影響延遲的單元接近安放 軟件預(yù)估性能 詳細(xì)布圖 后仿真 BBL方法特點：較大的設(shè)計自在度，可以在幅員和性能上得到最正確的優(yōu)化布圖算法開展中：通道不規(guī)那么，連線端口在單元周圍，位置不規(guī)那么可編程邏輯器件設(shè)計方法PLD方法概念：用戶經(jīng)過消費(fèi)商提供的通用器件自行進(jìn)展現(xiàn)場編程和制造，或者經(jīng)過對與或矩陣進(jìn)展掩膜編程，得到所需的公用集成電路編程方式：現(xiàn)場編程：采用熔斷絲、電寫入等方法對已制備好的PLD器件實現(xiàn)編程，不需求微電子工藝，利用相應(yīng)的開發(fā)工具就可完成設(shè)計，有些PLD可多次擦除，易

23、于系統(tǒng)和電路設(shè)計。掩膜編程：經(jīng)過設(shè)計掩膜幅員來實現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)那么構(gòu)造，設(shè)計及驗證比較容易實現(xiàn)?？删幊踢壿嬈骷诸?ROM、EPROM、EEPROM、PLA、PAL、GAL 可編程邏輯陣列PLA：實現(xiàn)數(shù)字邏輯根本思想：組合邏輯可以轉(zhuǎn)換成與-或邏輯 根本構(gòu)造：舉例：盡量采用“或非門可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)PAL：固定或矩陣八個輸入端即可滿足邏輯組合要求，可編與矩陣輸入項可增多 構(gòu)造簡化、工藝簡單 現(xiàn)場編程 不同輸出構(gòu)造選用不同的PAL器件GAL：固定或矩陣： 浮柵工藝：控制柵上施加足夠高的電壓且漏端接地時，浮柵上將存儲負(fù)電荷，當(dāng)控制柵接地而漏端

24、加適當(dāng)?shù)恼妷簳r，浮柵將放電，實現(xiàn)了電編程；具有不揮發(fā)性，掉電后不用重新編程提高可編程速度和器件速度電擦寫，可反復(fù)編程，不需求窗口式的封裝 輸出邏輯單元有一些思索：可編程可重新配置 具有平安維護(hù)單元 編程方式：現(xiàn)場編程 PAL 和GAL的器件密度較低，幾百門近年來出現(xiàn)高密度可編程邏輯器件HDPLD、 系統(tǒng)內(nèi)編程邏輯器件IS-PLD Lattice的 pLSI1000,2000,3000系列，14000門 HDPLD：集總布線區(qū)GRP：global routing pool：用于內(nèi)部邏輯銜接 周圍通用邏輯塊GLB、輸出布線區(qū)ORP：GLB輸出與管腳之間互連輸入總線IB 可實現(xiàn)高速控制器等，DSP

25、、數(shù)據(jù)加密等子系統(tǒng)系統(tǒng)內(nèi)編程邏輯器件IS-PLDin system-programmable logic device ：帶串行接口及使能端用作串口或正常信號端串行口：數(shù)據(jù)輸入、數(shù)據(jù)輸出、時鐘、方式選擇具有GAL和HDPLD的可編程、再配置功能 可編程、再配置在系統(tǒng)內(nèi)或PCB板上進(jìn)展 消除管腳多次彎曲 易于進(jìn)展電路版級測試 一塊電路板有不同功能：硬件軟件化現(xiàn)場可編程門陣列(FPGA)邏輯單元陣列集成度高，運(yùn)用靈敏，引腳數(shù)多(可多達(dá)100多條)，可以實現(xiàn)更為復(fù)雜的邏輯功能 不是與或構(gòu)造，以可配置邏輯功能塊configurable logic block排成陣列，功能塊間為互連區(qū)，輸入/輸出功能塊

26、IOB可編程的內(nèi)部連線：特殊設(shè)計的通導(dǎo)晶體管和可編程的開關(guān)矩陣 CLB、IOB的配置及內(nèi)連編程經(jīng)過存儲器單元陣列實現(xiàn)現(xiàn)場編程XILINX：用SRAM存儲內(nèi)容控制互連：允許修正 配置程序 存儲器單元陣列中各單元形狀控制CLB的可選配置端、多路選擇端 控制IOB的可選配置端 控制通導(dǎo)晶體管的形狀和開關(guān)矩陣的銜接關(guān)系A(chǔ)CTEL：可熔通的點，不可逆，易于嚴(yán)密適用：200塊以下的原型設(shè)計 PLD和FPGA設(shè)計方法的特點現(xiàn)場編程： 功能、邏輯設(shè)計 網(wǎng)表 編程文件 PLD器件掩膜編程：PLA幅員自動生成系統(tǒng)，可以從網(wǎng)表直接得到掩膜幅員設(shè)計周期短，設(shè)計效率高，有些可多次擦除，適宜新產(chǎn)品開發(fā)編程軟件硬件編程器F

27、PGA的轉(zhuǎn)換 FPGA轉(zhuǎn)換到門陣列，降低價錢 網(wǎng)表轉(zhuǎn)換，用規(guī)劃布線后提出的網(wǎng)表及庫單元映射 時序一致性 門陣列芯片的可測性FPGA母片經(jīng)過廠家嚴(yán)厲測試 管腳的兼容性 多片F(xiàn)PGA向單片門陣列轉(zhuǎn)換布圖方法的比較 A:全定制法，B:符號法C:規(guī)范單元法D:積木塊法，E:門陣列法，F(xiàn):掩膜編程PLA法G:現(xiàn)場編程PLA法H:FPGA法I:激光掃描陣列J:硅編譯法兼容設(shè)計方法不同的設(shè)計方法有各自的優(yōu)勢，假設(shè)把它們優(yōu)化組合起來，那么有望設(shè)計出性能良好的電路。 以微處置器為例數(shù)據(jù)邏輯：位片式或陣列構(gòu)造網(wǎng)絡(luò)，圖形反復(fù)多：BBL方法，ALU、移位器、存放器等作為單元進(jìn)展人工全定制設(shè)計 隨機(jī)控制邏輯：差別較大，SC或PLA方法實現(xiàn) 存儲器：ROM或RAM實現(xiàn)可測性設(shè)計技術(shù) 什么是集成電路測試？對制造出的電路進(jìn)展功能和性能檢測，檢測并定位出電路的缺