CPLDFPGA 與ASIC原理與設(shè)計(jì)

1、第三章 現(xiàn)代EDA技術(shù)應(yīng)用設(shè)計(jì)實(shí)踐 第四章 數(shù)字系統(tǒng)與Verilog HDL 描述 CPLD/FPGA 與ASIC原理與設(shè)計(jì)返回第五章 Verilog HDL 根底 第六章 Verilog HDL設(shè)計(jì)進(jìn)階與設(shè)計(jì)技巧 第二章 可編程邏輯器件根底第七章 EDA技術(shù)綜合設(shè)計(jì)實(shí)驗(yàn)舉例 第八章 設(shè)計(jì)實(shí)驗(yàn)工程 1緒論返回1.1 EDA技術(shù)的開展史 1.2 CPLD/FPGA的開展史 1.3 EDA技術(shù)的根本設(shè)計(jì)方法 1.4 常用EDA設(shè)計(jì)軟件介紹 2緒論返回1.1 EDA技術(shù)的開展史 EDA是電子設(shè)計(jì)自動(dòng)化（Electron Design Automation）的縮寫,是在90年代初,從CAD（計(jì)算機(jī)輔助

2、設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測(cè)試）和CAE（計(jì)算機(jī)輔助工程）的概念開展起來(lái)的。 3緒論返回 EDA技術(shù)就是以計(jì)算機(jī)為工具,在EDA軟件平臺(tái)上,利用硬件描述語(yǔ)言描述設(shè)計(jì)系統(tǒng),然后由EDA工具完成邏輯編譯,邏輯分割,邏輯綜合及優(yōu)化,邏輯布線,邏輯仿真,適配編譯,邏輯映射和下載工作。EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新開展方向 4緒論返回EDA的開展史70年代,出現(xiàn)CAD工具。解決LSI或PCB布線設(shè)計(jì)問(wèn)題。如TANGO。80年代,出現(xiàn)EDA工具。主要以數(shù)字電路分析為主,能夠完成電路圖編輯和進(jìn)行邏輯功能仿真。 90年代以來(lái),由于微電子技術(shù)的迅猛開展,出現(xiàn)了以高級(jí)語(yǔ)言描述、系統(tǒng)仿

3、真和綜合技術(shù)為特征的第三代EDA技術(shù)。 5緒論返回這個(gè)階段EDA技術(shù)的主要特征： 1. 高層綜合的理論與方法取得進(jìn)展,將RT級(jí)提高到了系統(tǒng)級(jí)（又稱行為級(jí)）。 2. 采用硬件描述語(yǔ)言描述電子系統(tǒng)的設(shè)計(jì),如ABEL-HDL、VHDL和Verilog HDL。 3. 用平面規(guī)劃（Floorplaning）技術(shù)對(duì)邏輯綜合和物理幅員進(jìn)行聯(lián)合管理。 4. 可測(cè)試性綜合設(shè)計(jì)。 6緒論返回5. 為帶有嵌入P核的ASIC設(shè)計(jì)提供軟、硬協(xié)同設(shè)計(jì)工具。6. 建立并行設(shè)計(jì)工程CE（Concurrent Engineering）框架結(jié)構(gòu)的集成化設(shè)計(jì)環(huán)境,以適應(yīng)當(dāng)今ASIC的設(shè)計(jì)。 7緒論返回 在Internet迅速普及

4、的今天,電子設(shè)計(jì)工程師可以利用Internet,在網(wǎng)上下載EDA設(shè)計(jì)工具和IP核,使ASIC的設(shè)計(jì)變得迅速、經(jīng)濟(jì)和高效。因此,隨著EDA技術(shù)的日益普及,EDA必成為每一個(gè)電子工程師的主要設(shè)計(jì)工具。 end8緒論返回1.2 CPLD/FPGA的開展史 邏輯器件是用來(lái)實(shí)現(xiàn)某種特定邏輯功能的電子器件,最簡(jiǎn)單的邏輯器件是與、或、非門,在此根底上可實(shí)現(xiàn)復(fù)雜的時(shí)序和組合邏輯功能。隨著電子技術(shù)的開展,電路集成度不斷提高,數(shù)字集成電路也從SSI、MSI、LSI向VLSI方向開展。以下圖是數(shù)字集成電路的分類： 9緒論返回(ASIC)一、數(shù)字集成電路的分類數(shù)字集成電路標(biāo)準(zhǔn)電路用戶定制電路RAM、ROM、SSI、L

5、SI 如74系列、40系列軟件組態(tài)的微處理器 如CPU、DSP、PLC全定制半定制可編程器件門陣列標(biāo)準(zhǔn)單元陣列PROM、PLA、PAL、GAL、CPLDFPGA10緒論返回1.專用集成電路（ASIC） 是指專門為某一應(yīng)用領(lǐng)域或?qū)ｉT用戶需要而設(shè)計(jì)、制造的集成電路。它可以將某些專業(yè)電路或電子系統(tǒng)設(shè)計(jì)在一個(gè)芯片上,構(gòu)成單片集成系統(tǒng),即片上系統(tǒng)SOC(System on Chip)。11緒論返回2.片上系統(tǒng)SOC專家認(rèn)為,IC開展的大趨勢(shì)是高速、高集成度和低功耗的系統(tǒng)。 就是將整個(gè)系統(tǒng)集成到單一半導(dǎo)體芯片上。更確切地說(shuō),片上系統(tǒng)是指綜合數(shù)字和模擬技術(shù),并將I/O、各種轉(zhuǎn)換器件、存儲(chǔ)器和MPU集成在同一

6、封裝內(nèi),能夠高效實(shí)現(xiàn)特定功能的IC。片上系統(tǒng)將具備微處理器、存儲(chǔ)器和一整套專用功能,甚至電源和電源驅(qū)動(dòng)電路也將集成在同一模塊中。12緒論返回 集成片上系統(tǒng)的優(yōu)點(diǎn)： 實(shí)現(xiàn)高速運(yùn)作、縮短產(chǎn)品的上市時(shí)間、降低功耗和減少所占的PCB空間、提高系統(tǒng)的可靠性、它可使電子系統(tǒng)的尺寸更小、性能更高和本錢更低,同時(shí)整個(gè)系統(tǒng)的抗干擾特性與可靠度將提高。13緒論返回1. 縮小體積 ASIC作為集成電路（IC）技術(shù)與特定用戶的整機(jī)或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物,與通用集成電路相比,在構(gòu)成電子系統(tǒng)時(shí)具有以下幾個(gè)方面的優(yōu)越性： 2. 提高可靠性 3. 易于獲得高性能 4. 增強(qiáng)保密性 5. 在大批量應(yīng)用時(shí),可顯著降低系統(tǒng)本錢。

7、14緒論返回3.全定制ASIC芯片的各層掩膜都是按特定電路功能專門制造的。 4.半定制ASIC是一種約束性設(shè)計(jì)方式。目前,半定制ASIC主要有三種：門陣列、標(biāo)準(zhǔn)單元和可編程邏輯器件。 門陣列是一種預(yù)先制造好的硅陣列,內(nèi)部包括幾種根本邏輯門和觸發(fā)器等,芯片中留有一定的布線區(qū)。 15緒論返回5.標(biāo)準(zhǔn)單元 是廠家將預(yù)先配置好、經(jīng)過(guò)測(cè)試,具有一定功能的邏輯塊作為標(biāo)準(zhǔn)單元存儲(chǔ)在數(shù)據(jù)庫(kù)中,設(shè)計(jì)人員在電路設(shè)計(jì)完成后,利用CAD工具在幅員一級(jí)完成與電路一一對(duì)應(yīng)的最終設(shè)計(jì)。 16緒論返回二. 可編程邏輯器件的開展史 可編程邏輯器件（PLDProgrammable Logic Device）：器件的功能不是固定不

8、變的,它可根據(jù)用戶的需要而進(jìn)行改變,即由編程的方法來(lái)確定器件的邏輯功能。 17緒論返回可編程邏輯器件的開展史70年代,出現(xiàn)熔絲編程結(jié)構(gòu)PROM和PLA70年代末,AMD推出PAL80年代初,Lattice推出GAL80年代中期,Xilinx推出FPGA; Altera推出EPLD80年代末,Lattice提出ISP技術(shù)90年代,出現(xiàn)CPLDEPLD改進(jìn)型器件18緒論返回 現(xiàn)在,由于FPGA技術(shù)的快速開展,FPGA產(chǎn)品在邏輯密度、性能和功能上有了極大的提高,同時(shí)器件本錢也大幅下降,可編程邏輯技術(shù)已經(jīng)能與ASIC（專用集成電路）和ASSP（專用標(biāo)準(zhǔn)產(chǎn)品）爭(zhēng)奪市場(chǎng),并逐漸呈現(xiàn)出取代ASIC和ASSP

9、的趨勢(shì)。 19緒論返回1.3 EDA技術(shù)的根本設(shè)計(jì)方法 1 .數(shù)字電路設(shè)計(jì)的根本方法 在數(shù)字電子技術(shù)根底課程中,數(shù)字電路設(shè)計(jì)的數(shù)學(xué)根底是布爾函數(shù),并利用卡諾圖進(jìn)行化簡(jiǎn)?？ㄖZ圖只適用于輸入比較少的邏輯函數(shù)的化簡(jiǎn)。數(shù)字電路的設(shè)計(jì)方法是：20緒論返回布爾函數(shù)數(shù)字系統(tǒng)數(shù)學(xué)根底（卡諾圖）數(shù)字電路設(shè)計(jì)的根本方法組合電路設(shè)計(jì)問(wèn)題邏輯關(guān)系真值表化簡(jiǎn)邏輯圖時(shí)序電路設(shè)計(jì)列出原始狀態(tài)轉(zhuǎn)移圖和表狀態(tài)優(yōu)化狀態(tài)分配觸發(fā)器選型求解方程式邏輯圖21緒論返回使用中、小規(guī)模器件設(shè)計(jì)電路（74、54系列）編碼器（74LS148）譯碼器（74LS154）比較器（74LS85）計(jì)數(shù)器（74LS193）移位存放器（74LS194）22緒

10、論返回設(shè)計(jì)方法的局限卡諾圖只適用于輸入比較少的函數(shù)的化簡(jiǎn)。采用“搭積木的方法的方法進(jìn)行設(shè)計(jì)。必須熟悉各種中小規(guī)模芯片的使用方法,從中挑選最適宜的器件,缺乏靈活性。設(shè)計(jì)系統(tǒng)所需要的芯片種類多,且數(shù)量很大。23緒論返回采用中小規(guī)模器件的局限電路板面積很大,芯片數(shù)量很多,功耗很大,可靠性低提高芯片的集成度設(shè)計(jì)比較困難能方便地發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤電路修改很麻煩提供方便的修改手段PLD器件的出現(xiàn)改變了這一切24緒論返回2 . 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法 隨著PLD器件的出現(xiàn)和計(jì)算機(jī)技術(shù)的開展,使EDA技術(shù)得到了廣泛應(yīng)用。設(shè)計(jì)方法也因此開展了根本性的變化。由傳統(tǒng)的“自底向上的設(shè)計(jì)方法轉(zhuǎn)變?yōu)橐环N新的“自頂向下的設(shè)計(jì)方法

11、?！白皂斚蛳碌脑O(shè)計(jì)方法的設(shè)計(jì)流程如下： 25緒論返回第一步進(jìn)行行為設(shè)計(jì) 第二步進(jìn)行結(jié)構(gòu)設(shè)計(jì) 第三步是把結(jié)構(gòu)轉(zhuǎn)化成邏輯圖,即進(jìn)行邏輯設(shè)計(jì)； 第四步是進(jìn)行電路設(shè)計(jì),將邏輯圖進(jìn)一步轉(zhuǎn)換成電路圖。 最后一步是進(jìn)行ASIC的幅員設(shè)計(jì),即將電路轉(zhuǎn)換成幅員,或者用可編程ASIC實(shí)現(xiàn)（如CPLD/FPGA）。“自底向上和“自頂向下設(shè)計(jì)步驟26緒論返回Bottom-up系統(tǒng)分解單元設(shè)計(jì)功能模塊劃分子系統(tǒng)設(shè)計(jì)系統(tǒng)集成Top-down行為設(shè)計(jì)結(jié)構(gòu)設(shè)計(jì)邏輯設(shè)計(jì)電路設(shè)計(jì)版圖設(shè)計(jì)27緒論返回3 CPLD/FPGA設(shè)計(jì)流程 只要有數(shù)字電路的根底,還是能較容易和快速地學(xué)會(huì)利用CPLD/FPGA設(shè)計(jì)數(shù)字系統(tǒng)的。數(shù)字系統(tǒng)的根本部

12、件比較簡(jiǎn)單,它們是一些與門、或門、非門、觸發(fā)器、多路選擇器等,宏器件也是一些加法器、乘法器等。 CPLD/FPGA器件的設(shè)計(jì)一般分為設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)和編程三個(gè)主要設(shè)計(jì)步驟。 28緒論返回設(shè)計(jì)準(zhǔn)備和系統(tǒng)劃分設(shè)計(jì)輸入（原理圖、HDL語(yǔ)言或波形圖）編譯并進(jìn)行功能仿真設(shè)計(jì)處理（EDA工具綜合）廠家綜合庫(kù)適配前時(shí)序仿真適配器適配后仿真模型器件編程文件適配報(bào)告適配后時(shí)序仿真CPLD/FPGA實(shí)現(xiàn)ASIC實(shí)現(xiàn)29緒論返回1.4 常用EDA設(shè)計(jì)工具介紹 1.PSPICE仿真軟件 PSPICE仿真器在1985年第一次出現(xiàn)后,經(jīng)歷了不斷的增強(qiáng)和改造,已經(jīng)被成千上萬(wàn)的工程師試驗(yàn)和證實(shí)；PSPICE是為模擬和混合信

13、號(hào)設(shè)計(jì)而特性化的仿真器。使用其靈活的內(nèi)部模型,用戶可以仿真包括從高頻系統(tǒng)到低功耗IC設(shè)計(jì)的任何模擬系統(tǒng),用戶可以使用數(shù)據(jù)表創(chuàng)立新器件的模型。它可以進(jìn)行各種各樣的電路仿真、鼓勵(lì)建立、溫度與噪聲分析、模擬控制、波形輸出、數(shù)據(jù)輸出、并在同一窗口內(nèi)同時(shí)顯示模擬與數(shù)字的仿真結(jié)果。無(wú)論對(duì)哪種器件哪些電路進(jìn)行仿真,都可以得到精確的仿真結(jié)果,并可以自行建立元器件及元器件庫(kù)。30緒論返回2. EWB仿真軟件 EWB(Electronic Workbench)軟件是Interactive ImageTechnologies Ltd 在20世紀(jì)90年代初推出的電路仿真軟件。目前普遍使用的是EWB5.2,相對(duì)于其它E

14、DA軟件,它是較小巧的軟件（只有16M）。但它對(duì)模數(shù)電路的混合仿真功能卻十分強(qiáng)大,幾乎100%地仿真出真實(shí)電路的結(jié)果,并且它在桌面上提供了萬(wàn)用表、示波器、信號(hào)發(fā)生器、掃頻儀、邏輯分析儀、數(shù)字信號(hào)發(fā)生器、邏輯轉(zhuǎn)換器和電壓表、電流表等儀器儀表。它的界面直觀,易學(xué)易用。它的很多功能模仿了SPICE的設(shè)計(jì),但分析功能比PSPICE稍少一些。31緒論返回3. MATLAB 軟件 MATLAB軟件是有眾多的面向具體應(yīng)用的工具箱和仿真塊,包含了完整的函數(shù)集用來(lái)對(duì)圖像信號(hào)處理、控制系統(tǒng)設(shè)計(jì)、神經(jīng)網(wǎng)絡(luò)等特殊應(yīng)用進(jìn)行分析和設(shè)計(jì)。MATLAB軟件具有以下功能：數(shù)據(jù)分析；數(shù)值和符號(hào)計(jì)算；工程與科學(xué)繪圖；控制系統(tǒng)設(shè)計(jì)；

15、數(shù)字圖像信號(hào)處理；財(cái)務(wù)工程；建模、仿真、原型開發(fā)；應(yīng)用開發(fā)；圖形用戶界面設(shè)計(jì)等。MATLAB產(chǎn)品族被廣泛地應(yīng)用于信號(hào)與圖像處理、控制系統(tǒng)設(shè)計(jì)、通訊系統(tǒng)仿真等諸多領(lǐng)域。開放式的結(jié)構(gòu)使MATLAB32緒論返回4. PCB設(shè)計(jì)軟件 PCB(PrintedCircuit Board)設(shè)計(jì)軟件種類很多,如Protel； OrCAD；Viewlogic；PowerPCB；Cadence PSD；目前Protel在我國(guó)用得最多,下面僅對(duì)此軟件作介紹。 Protel 是Protel 公司在20世紀(jì)80年代末推出的CAD工具,是PCB設(shè)計(jì)者的首選軟件。 早期的Protel主要作為印刷板自動(dòng)布線工具使用,現(xiàn)在普遍

16、使用的是Protel99SE. 33緒論返回 包含了電原理圖繪制、模擬電路與數(shù)字電路混合信號(hào)仿真、多層印刷電路板設(shè)計(jì)（包含印刷電路板自動(dòng)布局布線）,可編程邏輯器件設(shè)計(jì)、圖表生成、電路表格生成、支持宏操作等功能。 使用多層印制線路板的自動(dòng)布線,可實(shí)現(xiàn)高密度PCB的100%布通率。34緒論返回5. IC設(shè)計(jì)軟件 IC設(shè)計(jì)工具很多,主要有Cadence、Mentor Graphics和Synopsys。這三家都是ASIC設(shè)計(jì)領(lǐng)域相當(dāng)有名的軟件供給商。其它公司的軟件相對(duì)來(lái)說(shuō)使用者較少。下面按用途對(duì)IC設(shè)計(jì)軟件作一些介紹。1）設(shè)計(jì)輸入工具任何一種EDA軟件必須具備輸入的功能。輸入方法有硬件描述語(yǔ)言HDL

17、、原理圖和狀態(tài)機(jī)等輸入方法。許多設(shè)計(jì)輸入工具都支持HDL。設(shè)計(jì)FPGA/CPLD的工具大都可作為IC設(shè)計(jì)的輸入手段,如Xilinx、Altera等公司提供的開發(fā)工具、Modelsim FPGA等。35緒論返回2）設(shè)計(jì)仿真工作 EDA設(shè)計(jì)中最重要的功能之一是驗(yàn)證工具,幾乎每個(gè)公司的EDA產(chǎn)品都有仿真工具。VerilogXL、NCverilog用于Verilog仿真；Leapfrog用于VHDL仿真；Analog Artist用于模擬電路仿真。Viewlogic的仿真器有：viewsim門級(jí)電路仿真器、speedwaveVHDL仿真器、VCSverilog仿真器。Mentor Graphics有其

18、子公司Model Tech 出品的VHDL和Verilog雙仿真器：ModelSim。Cadence、Synopsys用的是VSS（VHDL仿真器）?，F(xiàn)在的趨勢(shì)是各大EDA公司都逐漸用HDL仿真器作為電路驗(yàn)證的工具。36緒論返回3）綜合工具 綜合工具可以把HDL變成門級(jí)網(wǎng)表。Synopsys工具在這方面占有較大的優(yōu)勢(shì),它的Design Compile是做綜合的工業(yè)標(biāo)準(zhǔn),它還有另外一個(gè)產(chǎn)品叫Behavior Compiler,可以提供更高級(jí)的綜合。最近美國(guó)又出了一個(gè)Ambit軟件,比Synopsys的軟件更有效,可以綜合50萬(wàn)門的電路,速度更快?，F(xiàn)在Ambit被Cadence公司收購(gòu)。隨著FPG

19、A設(shè)計(jì)的規(guī)模越來(lái)越大,各EDA公司開發(fā)了用于FPGA設(shè)計(jì)的綜合軟件,如Synopsys的FPGA Express、Cadence的Synplity和Mentor的Leonardo。這三家公司的FPGA綜合軟件占了市場(chǎng)的絕大局部。37緒論返回4）布局和布線 在IC設(shè)計(jì)的布局布線工具中,Cadence軟件是比較強(qiáng)的,它有很多產(chǎn)品,用于標(biāo)準(zhǔn)單元、門陣列已可實(shí)現(xiàn)交互布線。如Cadence spectra,它原來(lái)是用于PCB布線的,后來(lái)Cadence把它用來(lái)作IC的布線。其主要工具有：Cell3、Silicon Ensemble標(biāo)準(zhǔn)單元布線器；Gate Ensemble門陣列布線器；Design Pla

20、nner布局工具。其它各EDA軟件開發(fā)公司也提供各自的布局布線工具。38緒論返回5.物理驗(yàn)證工具 物理驗(yàn)證工具包括幅員設(shè)計(jì)工具、幅員驗(yàn)證工具、幅員提取工具等等。這方面Cadence也是很強(qiáng)的,其Dracula、Virtuso、Vampire等物理工具有很多的使用者。6.模擬電路仿真器 仿真器主要是針對(duì)數(shù)字電路的,對(duì)于模擬電路的仿真工具,普遍使用PSPICE。 39緒論返回7. CPLD/FPGA設(shè)計(jì)工具 它們的根本設(shè)計(jì)方法是借助于EDA設(shè)計(jì)軟件,用原理圖、狀態(tài)機(jī)、硬件描述語(yǔ)言等方法,生成相應(yīng)的目標(biāo)文件,最后用編程器或下載電纜,由CPLD/FPGA目標(biāo)器件實(shí)現(xiàn)。生產(chǎn)CPLD/FPGA的廠家很多,

21、但最有代表性的廠家為Altera、Xilinx和Lattice 公司。 CPLD/FPGA的開發(fā)工具一般由器件生產(chǎn)廠家提供,但隨著器件規(guī)模的不斷增加,軟件的復(fù)雜性也隨之提高,目前由專門的軟件公司與器件生產(chǎn)廠家合作,推出功能強(qiáng)大的設(shè)計(jì)軟件。下面介紹主要器件生產(chǎn)廠家和開發(fā)工具。40緒論返回1）Altera公司 Altera公司20世紀(jì)90年代以后開展很快。主要產(chǎn)品有：MAX3000A、MAX 7000系列、Mercury、FELX10KE、APEX20KE、APEX20KC、ACEX1K、APEX II、Stratix等。其開發(fā)工具 MAX+PLUS II是較成功的PLD開發(fā)平臺(tái),最新又推出了Quartus II開發(fā)軟件。Al