EDA技術(shù)實(shí)用教程—Verilog_HDL版(第四版) 教學(xué)課件 潘松 黃繼業(yè) 潘明Verilog設(shè)計(jì)深入

1、在線教務(wù)輔導(dǎo)網(wǎng)：教材其余課件及動(dòng)畫素材請查閱在線教務(wù)輔導(dǎo)網(wǎng)QQ:349134187 或者直接輸入下面地址：第5章Verilog設(shè)計(jì)深入 5.1 過程中的兩類賦值語句 5.1.1 阻塞式賦值 5.1.2 非阻塞式賦值 5.1 過程中的兩類賦值語句 5.1.2 非阻塞式賦值 5.1 過程中的兩類賦值語句 5.1.3 深入認(rèn)識阻塞賦值和非阻塞式賦值的特點(diǎn) 5.1 過程中的兩類賦值語句 5.1.3 深入認(rèn)識阻塞賦值和非阻塞式賦值的特點(diǎn) 5.1 過程中的兩類賦值語句 5.1.3 深入認(rèn)識阻塞賦值和非阻塞式賦值的特點(diǎn) 5.1 過程中的兩類賦值語句 5.1.3 深入認(rèn)識阻塞賦值和非阻塞式賦值的特點(diǎn) 5.1

2、過程中的兩類賦值語句 5.1.3 深入認(rèn)識阻塞賦值和非阻塞式賦值的特點(diǎn) 5.2 過程結(jié)構(gòu)總結(jié) 1. 過程語句為一無限循環(huán)語句 2. 過程中的語句具有順序和并行雙重性 3. 過程語句本身是并行語句 4. 過程中只允許描述對應(yīng)單一時(shí)鐘的同步時(shí)序邏輯 5. 不完整條件語句與時(shí)序電路的關(guān)系 5.2 過程結(jié)構(gòu)總結(jié) 5.2 過程結(jié)構(gòu)總結(jié) 5.2 過程結(jié)構(gòu)總結(jié) 5.2 過程結(jié)構(gòu)總結(jié) 5.3 移位寄存器設(shè)計(jì) 5.3.1 含同步預(yù)置功能的移位寄存器設(shè)計(jì) 5.3 移位寄存器設(shè)計(jì) 5.3.1 含同步預(yù)置功能的移位寄存器設(shè)計(jì) 5.3 移位寄存器設(shè)計(jì) 5.3.2 模式可控的移位寄存器設(shè)計(jì) 5.3 移位寄存器設(shè)計(jì) 5.3

3、.2 模式可控的移位寄存器設(shè)計(jì) 5.3 移位寄存器設(shè)計(jì) 5.3.3 使用移位操作符設(shè)計(jì)移位寄存器 5.3 移位寄存器設(shè)計(jì) 5.3.3 使用移位操作符設(shè)計(jì)移位寄存器 5.3 移位寄存器設(shè)計(jì) 5.3.3 使用移位操作符設(shè)計(jì)移位寄存器 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.1 參數(shù)定義關(guān)鍵詞parameter5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.2 整數(shù)型寄存器類型定義 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.3 for語句用法 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.3 for語句用法 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.4 repeat語句用法 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用

4、 5.4.5 while語句用法 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.5 while語句用法 5.5 if語句一般用法 5.5 if語句一般用法 5.5 if語句一般用法 5.5 if語句一般用法 5.5 if語句一般用法 5.6 三態(tài)與雙向端口設(shè)計(jì) 5.6.1 三態(tài)控制電路設(shè)計(jì) 5.6 三態(tài)與雙向端口設(shè)計(jì) 5.6.2 雙向端口設(shè)計(jì) 5.6 三態(tài)與雙向端口設(shè)計(jì) 5.6.2 雙向端口設(shè)計(jì) 5.6 三態(tài)與雙向端口設(shè)計(jì) 5.6.2 雙向端口設(shè)計(jì) 5.6 三態(tài)與雙向端口設(shè)計(jì) 5.6.3 三態(tài)總線控制電路設(shè)計(jì) 5.6 三態(tài)與雙向端口設(shè)計(jì) 5.6.3 三態(tài)總線控制電路設(shè)計(jì) 5.6 三態(tài)與雙向端口設(shè)計(jì)

5、 5.6.3 三態(tài)總線控制電路設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.1 同步加載模型設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.1 同步加載模型設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.2 異步加載模型設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.2 異步加載模型設(shè)計(jì) 5.7 模可控計(jì)數(shù)器設(shè)計(jì) 5.7.3 異步清0加載模型設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.3 異步清0加載模型設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.4 同步清0加載模型設(shè)計(jì) 5.8 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì) 5.8 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì) 5.8 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì) 5.9 Verilog的描述風(fēng)格 5.9.1 RTL描述 5.9.2 行為描述 5.9 Verilog的描述風(fēng)格 5.9.3 數(shù)據(jù)流描述 5.9.4 結(jié)構(gòu)描述 實(shí)驗(yàn)與設(shè)計(jì) 5-1 半整數(shù)與奇數(shù)分頻器設(shè)計(jì) 5-2 ?？煽赜?jì)數(shù)器設(shè)計(jì) 實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號顯示控制電路設(shè)計(jì) 實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號顯示控制電路設(shè)計(jì) 實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號顯示控制電路設(shè)計(jì) 實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號顯示控制電路設(shè)計(jì) 接下頁實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號顯示控制電路設(shè)計(jì) 接上頁接下頁實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號顯示控制電