FPGA+STM32導(dǎo)航系統(tǒng)設(shè)計論文學(xué)習(xí)資料_第1頁
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文檔簡介

1、Good is good, but better carries it.精益求精,善益求善。FPGA+STM32導(dǎo)航系統(tǒng)設(shè)計論文摘要無陀螺捷聯(lián)導(dǎo)慣性航導(dǎo)航系統(tǒng)(GFSINS)是指舍棄陀螺儀而直接把加速度計安裝在載體上,通過對加速度計輸出的比力信號進(jìn)行解算從而得到導(dǎo)航參數(shù)的慣性導(dǎo)航系統(tǒng)。捷聯(lián)慣導(dǎo)系統(tǒng)同平臺式慣導(dǎo)系統(tǒng)相比具有可靠性高、壽命長、節(jié)省體積空間等優(yōu)點。無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)因為舍棄了陀螺儀,與有陀螺的捷聯(lián)慣導(dǎo)系統(tǒng)相比具有低成本、低功耗、反應(yīng)速度快、動態(tài)范圍大等優(yōu)點。隨著深亞微米技術(shù)的出現(xiàn),現(xiàn)場可編程邏輯門陣列(FPGA)得到了迅猛發(fā)展,也使得可編程片上系統(tǒng)(SOPC)成為未來嵌入式系統(tǒng)設(shè)計技

2、術(shù)發(fā)展的必然趨勢1。本論文根據(jù)以九加速度計為配置方案的無陀螺捷聯(lián)導(dǎo)航計算機的特點和應(yīng)用要求,提出了基于FPGA的無陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的硬件設(shè)計方案。系統(tǒng)主要包括數(shù)據(jù)采集模塊和數(shù)據(jù)解算模塊兩部分。數(shù)據(jù)采集模塊由STM32負(fù)責(zé)控制兩片AD7656將9個加速度計輸出的模擬信號轉(zhuǎn)換為數(shù)字信號。數(shù)據(jù)解算模塊采用Altera公司的FPGA芯片,利用SOPC技術(shù)完成FPGA內(nèi)部硬件邏輯的構(gòu)建,核心算法由高性能32位NiosII處理器完成,實現(xiàn)了浮點運算。最后完成了原理圖和PCB設(shè)計,研制了實驗樣機,為無陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的進(jìn)一步研究工作奠定了基礎(chǔ)。關(guān)鍵詞:GFSINS;導(dǎo)航計算機;FPGA;SOPC;S

3、TM32;雙口RAMAbstractGyroscopeFreeStrapdownInertialNavigationSystem(GFSINS)isakindofInertialNavigationSystem,accelerometersarederectlyfixedinthecarrierwithoutusinggyroscope.Soaccelerationistheexclusiveinformationsource,wecangetallthenavigationparametersbycomputing.ComparedwithThePlatformtypeInertialNav

4、igationSystemTheStrapdownInertialNavigationSystemishighreliability,longevity,smallvolumeandsoon.ComparedwithStrapdownInertialNavigationSystemwithgyroscope,GFSINSislowcost,lowpower,promotereaction,widedynamicrangeandsoon.Withtheemergenceofsubmicrontechnology,FPGAchipshavebecomemoreandmorepopular,thus

5、makingthesystemonaprogrammablechip(SOPC)designthemainstreamtechniqueinembeddedsystemdesignfield.Takethefeaturesandapplicationrequirementsofgyroscopefreestrapdowninertialnavigationsystemwithnineaccelerometersintoconsideration,thethesisputforwardahardwaredesignschemeofgyroscopefreestrapdowninertialnav

6、igationcomputerbasedonFPGA.Thesystemincludesdataacquisitionmoduleanddatadecodingmoduletwoparts.Inthedataacquisitionmodule,twoAD7656chipswillchangetheanalogsignalsfromnineaccelerometersintodigitalsignalscontrolledbySTM32.Inthedatadecodingmodule,theinternalhardwarelogicofFPGAisconstructedbySOPCtechnol

7、ogy.Thekeyalgorithmisaccomplishedbyhigh-performance32-bitprocessorNiosII,inwhichrealizedthefloatingpointarithmetic.Finally,theprinciplechartandPCBdesignisfinished,makingatestmodel,layingthefoundationforthefurtherresearchworkofGFSINS.Keywords:GFSINS;Navigationcomputer;FPGA;SOPC;STM32;DPRAM不要刪除行尾的分節(jié)符,

8、此行不會被打印目錄TOCo1-3hzuHYPERLINKl_Toc291937244摘要PAGEREF_Toc291937244hIHYPERLINKl_Toc291937245AbstractPAGEREF_Toc291937245hIIHYPERLINKl_Toc291937246第1章緒論PAGEREF_Toc291937246h1HYPERLINKl_Toc2919372471.1慣性導(dǎo)航系統(tǒng)簡介PAGEREF_Toc291937247h1HYPERLINKl_Toc2919372481.1.1慣性導(dǎo)航系統(tǒng)的分類PAGEREF_Toc291937248h1HYPERLINKl_Toc2

9、919372491.1.2無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)PAGEREF_Toc291937249h3HYPERLINKl_Toc2919372501.2導(dǎo)航計算機發(fā)展簡介PAGEREF_Toc291937250h3HYPERLINKl_Toc2919372511.3論文的意義和主要內(nèi)容PAGEREF_Toc291937251h4HYPERLINKl_Toc291937252第2章系統(tǒng)總體設(shè)計方案PAGEREF_Toc291937252h6HYPERLINKl_Toc2919372532.1無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的工作原理PAGEREF_Toc291937253h6HYPERLINKl_Toc291937254

10、2.2導(dǎo)航計算機的整體工作流程PAGEREF_Toc291937254h7HYPERLINKl_Toc2919372552.2.1導(dǎo)航計算機的性能要求PAGEREF_Toc291937255h8HYPERLINKl_Toc2919372562.3核心器件的選型PAGEREF_Toc291937256h8HYPERLINKl_Toc2919372572.3.1加速度計選型PAGEREF_Toc291937257h8HYPERLINKl_Toc2919372582.3.2A/D芯片選型PAGEREF_Toc291937258h10HYPERLINKl_Toc2919372592.3.3雙口RAMI

11、DT7133PAGEREF_Toc291937259h13HYPERLINKl_Toc2919372602.3.4微控制器選型PAGEREF_Toc291937260h15HYPERLINKl_Toc2919372612.3.5FPGA選型PAGEREF_Toc291937261h16HYPERLINKl_Toc2919372622.4本章小結(jié)PAGEREF_Toc291937262h17HYPERLINKl_Toc291937263第3章數(shù)據(jù)采集模塊PAGEREF_Toc291937263h18HYPERLINKl_Toc2919372643.1加速度計硬件連接設(shè)計PAGEREF_Toc29

12、1937264h18HYPERLINKl_Toc2919372653.2加速度計調(diào)理電路PAGEREF_Toc291937265h19HYPERLINKl_Toc2919372663.2.1減法電路PAGEREF_Toc291937266h19HYPERLINKl_Toc2919372673.2.2低通濾波電路PAGEREF_Toc291937267h20HYPERLINKl_Toc2919372683.3AD7656管腳連接設(shè)計PAGEREF_Toc291937268h21HYPERLINKl_Toc2919372693.4基于雙口RAM的雙CPU通訊電路PAGEREF_Toc2919372

13、69h24HYPERLINKl_Toc2919372703.5采集系統(tǒng)的供電電源設(shè)計方案PAGEREF_Toc291937270h25HYPERLINKl_Toc2919372713.5.1+5V到-5V電壓轉(zhuǎn)換電路PAGEREF_Toc291937271h26HYPERLINKl_Toc2919372723.5.2+5V到-3.3V電壓轉(zhuǎn)換電路PAGEREF_Toc291937272h27HYPERLINKl_Toc2919372733.6集成開發(fā)環(huán)境介紹PAGEREF_Toc291937273h27HYPERLINKl_Toc2919372743.6.1RealViewMDK簡介PAGER

14、EF_Toc291937274h27HYPERLINKl_Toc2919372753.6.2SKIPIF10VisionIDEPAGEREF_Toc291937275h28HYPERLINKl_Toc2919372763.7本章小結(jié)PAGEREF_Toc291937276h29HYPERLINKl_Toc291937277第4章數(shù)據(jù)解算模塊PAGEREF_Toc291937277h31HYPERLINKl_Toc2919372784.1相關(guān)技術(shù)介紹PAGEREF_Toc291937278h31HYPERLINKl_Toc2919372794.1.1NiosII簡介PAGEREF_Toc2919

15、37279h31HYPERLINKl_Toc2919372804.1.2SOPC技術(shù)PAGEREF_Toc291937280h32HYPERLINKl_Toc2919372814.1.3QuartusII簡介PAGEREF_Toc291937281h34HYPERLINKl_Toc2919372824.1.4SOPCBuilder簡介PAGEREF_Toc291937282h36HYPERLINKl_Toc2919372834.2FPGA內(nèi)部邏輯資源的設(shè)計過程PAGEREF_Toc291937283h37HYPERLINKl_Toc2919372844.3NiosII集成開發(fā)環(huán)境(IDE)PA

16、GEREF_Toc291937284h43HYPERLINKl_Toc2919372854.4本章小結(jié)PAGEREF_Toc291937285h44HYPERLINKl_Toc291937286第5章導(dǎo)航計算機系統(tǒng)調(diào)試PAGEREF_Toc291937286h45HYPERLINKl_Toc2919372875.1硬件調(diào)試PAGEREF_Toc291937287h45HYPERLINKl_Toc2919372885.2軟件調(diào)試PAGEREF_Toc291937288h45HYPERLINKl_Toc2919372895.2.1數(shù)據(jù)采集模軟件調(diào)試PAGEREF_Toc291937289h45HY

17、PERLINKl_Toc2919372905.2.2數(shù)據(jù)解算模塊軟件調(diào)試PAGEREF_Toc291937290h48HYPERLINKl_Toc2919372915.3測試過程中出現(xiàn)的問題及解決的方法PAGEREF_Toc291937291h49HYPERLINKl_Toc2919372925.4本章小結(jié)PAGEREF_Toc291937292h50HYPERLINKl_Toc291937293結(jié)論PAGEREF_Toc291937293h51HYPERLINKl_Toc291937294參考文獻(xiàn)PAGEREF_Toc291937294h52HYPERLINKl_Toc291937295附錄

18、PAGEREF_Toc291937295h53HYPERLINKl_Toc291937296攻讀學(xué)位期間發(fā)表的學(xué)術(shù)論文PAGEREF_Toc291937296h54HYPERLINKl_Toc291937297致謝PAGEREF_Toc291937297h55HYPERLINKl_Toc291937298索引PAGEREF_Toc291937298h56HYPERLINKl_Toc291937299個人簡歷PAGEREF_Toc291937299h57千萬不要刪除行尾的分節(jié)符,此行不會被打印。在目錄上點右鍵“更新域”,然后“更新整個目錄”。打印前,不要忘記把上面“Abstract”這一行后加一

19、空行緒論慣性導(dǎo)航系統(tǒng)簡介導(dǎo)航是指如何引導(dǎo)某載體從一個地方到另一個地方的技術(shù)或者方法,所以要想對載體成功的導(dǎo)航需要載體實時的導(dǎo)航參數(shù),即位置、速度和姿態(tài),載體包括車輛、導(dǎo)彈、飛機、宇宙飛行器、艦船、潛艇等。導(dǎo)航一般可以分為自主式導(dǎo)航和非自助式導(dǎo)航。慣性導(dǎo)航是20世紀(jì)中期才發(fā)展起來的一門技術(shù),是根據(jù)牛頓慣性定理,利用載體上的慣性敏感元件(陀螺儀、加速度計),測量載體相對慣性空間的線運動和角運動參數(shù),在給定的初始條件下,輸出載體的姿態(tài)參數(shù)和導(dǎo)航定位參數(shù)2。慣性導(dǎo)航系統(tǒng)是自主式導(dǎo)航系統(tǒng),不依賴外界信息,就可以獲得相應(yīng)的導(dǎo)航定位參數(shù),而且也不向外輻射能量,因此隱蔽性比較好,廣泛的應(yīng)用于航天、航空和航海領(lǐng)

20、域中3。慣性導(dǎo)航系統(tǒng)的特點:自主性強:慣性導(dǎo)航比較適合軍用對全天候和抗磁、電、光的能力的要求。慣性導(dǎo)航不像天文導(dǎo)航要觀測天體,也不同于無線電導(dǎo)航和衛(wèi)星導(dǎo)航需要地面臺站,慣性導(dǎo)航可以不依賴地面或天空的任何輔助設(shè)備而完成導(dǎo)航任務(wù),適于全球?qū)Ш?。提供?dǎo)航參數(shù)多:無線電和天文導(dǎo)航只能提供位置信息,多普勒和衛(wèi)星導(dǎo)航只能提供速度和位置信息。慣性導(dǎo)航有“中心信息源”之稱,可以提供加速度、速度、姿態(tài)、航向和位置,全部的導(dǎo)航參數(shù)。所以慣性導(dǎo)航廣泛的應(yīng)用于航空、航天、航海領(lǐng)域,也會被用在大地測量、地質(zhì)勘探等方面的定位、測斜工作。慣性導(dǎo)航系統(tǒng)的分類從結(jié)構(gòu)上區(qū)分,慣性導(dǎo)航系統(tǒng)主要分為平臺式慣性導(dǎo)航系統(tǒng)和捷聯(lián)式慣性導(dǎo)航

21、系統(tǒng)兩大類。平臺式慣性導(dǎo)航系統(tǒng):將慣性元件陀螺儀和加速度計,通過萬向支架角運動隔離系統(tǒng)與運動載物固聯(lián)的慣性導(dǎo)航系統(tǒng)。陀螺儀可以敏感到平臺的角運動,平臺通過穩(wěn)定回路可以跟蹤某一給定的坐標(biāo)系(如地理坐標(biāo)系),加速度計可以輸出某一軸向的比力信息,經(jīng)過導(dǎo)航計算機的運算可以提取出載體的加速度,進(jìn)而計算出載體的速度、位置等信息。慣性導(dǎo)航系統(tǒng)早期只有平臺式慣導(dǎo)系統(tǒng),直到20世紀(jì)70年代,才出現(xiàn)了捷聯(lián)式慣性導(dǎo)航系統(tǒng)。圖1.1平臺式慣性導(dǎo)航系統(tǒng)原理框圖捷聯(lián)式慣性導(dǎo)航系統(tǒng):將陀螺儀和加速度計直接安裝在運動載體上,利用數(shù)學(xué)平臺對導(dǎo)航參數(shù)進(jìn)行計算的慣性導(dǎo)航系統(tǒng)。圖1.2捷聯(lián)式慣性導(dǎo)航系統(tǒng)原理框圖捷聯(lián)式慣性導(dǎo)航系統(tǒng)因為

22、省去了機電式的導(dǎo)航平臺,從而使整個系統(tǒng)的體積、重量和成本大大的降低;慣性原件更加便于安裝和維護(hù);加速度計可以給出載體軸向的線加速度和陀螺儀可以給出角速度。但是也不能說捷聯(lián)式慣性導(dǎo)航系統(tǒng)就取代了平臺式慣性導(dǎo)航系統(tǒng),平臺式慣性導(dǎo)航系統(tǒng)最大的優(yōu)點就是精度高,高精度的導(dǎo)航系統(tǒng),如艦船的導(dǎo)航仍然多采用平臺式慣性導(dǎo)航系統(tǒng);捷聯(lián)式慣性導(dǎo)航系統(tǒng)多用于長時間工作、對系統(tǒng)穩(wěn)定性要求比較高或者對導(dǎo)航系統(tǒng)體積有要求情況中,還有些時候一個載體上同時使用平臺式慣性導(dǎo)航系統(tǒng)和捷聯(lián)式慣性導(dǎo)航系統(tǒng),以滿足特殊的工作環(huán)境和性能要求。無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)(GFSINS)就是指慣性原件只有加速度,舍棄陀螺儀,從加速度

23、計測量的比力中解算出載體的角速度信息的系統(tǒng)4。通常情況下,慣性導(dǎo)航系統(tǒng)中都是采用陀螺儀測量載體的角速度信息,采用高性能陀螺儀可以獲得很高的導(dǎo)航精度,但是這需要很高的成本,而且當(dāng)載體具有很大的線加速度或者很大的角速度時,需要陀螺承受很大的沖擊,而陀螺儀最大的弱點就是抗沖擊能力差。因此無陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)相對于有陀螺的捷聯(lián)慣性導(dǎo)航系統(tǒng)具有動態(tài)測量范圍大、可靠性高、成本低、使用壽命長、啟動時間短等優(yōu)點。利用加速度計代替陀螺儀實現(xiàn)角速度的測量思想是由國外最先論證的。如何采用加速度計測量角加速度的原理第一次被論述是VictorB.Corey在1962年提出來的,他還提出了一種加速度計簡單的編排方案。舍

24、棄陀螺而只采用加速度計測量載體角速度的想法是DiNapoli于1965年在他的碩士論文中提出的。同年,V.Krishna論述了通過安裝在以穩(wěn)定速度旋轉(zhuǎn)的圓盤上的線性加速度計測量載體角速度和線加速度方法的數(shù)學(xué)原理5。利用線加速度計測量載體旋轉(zhuǎn)運動的想法在1967年被AlfredR.Schuler提出,他還提出了多種加速度計的配置方案。1975年,A.J.Padgaonkar等人提出了9加速度計的力學(xué)編排方案。1982年,ShmuelJ.Merhav在總結(jié)了前幾個人的研究結(jié)果基礎(chǔ)上,研究出了借助于旋轉(zhuǎn)或振動加速度計三元組組成無陀螺的慣性測量組件,并給出了如何從加速度計輸出的比力信息中解算出線加速度

25、和角加速度的方法。1991年,MarceloC.Algrain認(rèn)為要想測量物體的線加速度和角加速度最少需要六個加速度計。1994年JengHengChen發(fā)表了一種新的使用六個加速度的無陀螺慣導(dǎo)設(shè)計方案。1999年Lee在Chen的方案的基礎(chǔ)上有提出了使用六個加速度計測量物體旋轉(zhuǎn)運動的解法,并將卡爾曼濾波應(yīng)用在其導(dǎo)航系統(tǒng)中。2001年,ChinWoo給出了一個決定加速度計配置方式是否可行的充分條件。2002年,Lee又對其濾波算法進(jìn)行了改進(jìn)6。我國最早關(guān)于無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的文章是在1997年,如哈爾濱工程大學(xué)的馬澍田教授撰寫的就加速度計無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)應(yīng)用于魚雷制導(dǎo)的研究報告。雖然無陀螺捷

26、聯(lián)慣性導(dǎo)航系統(tǒng)提出了很多年,但是由于早期的加速度計性能不夠好,因此一直沒有得到廣泛的重視,但隨著各種新型加速度計的出現(xiàn),加速度計的精度也取得了迅猛的發(fā)展,目前加速度計的分辨率已經(jīng)達(dá)到了10SKIPIF10g,斯坦福大學(xué)和耶魯大學(xué)實驗室制造的原子干涉加速度計分辨率已經(jīng)達(dá)到了10SKIPIF10g,而且隨著技術(shù)的更新,加速度計的成本也越來越低7。所以無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)越來越受到國內(nèi)外專家的重視。導(dǎo)航計算機發(fā)展簡介最初的導(dǎo)航計算機的設(shè)計方案是采用模擬電路搭建專用計算機,這種導(dǎo)航計算機的體積和功耗都比較大,處理能力也不是十分理想,只能用于一些平臺級的慣導(dǎo)系統(tǒng)解算導(dǎo)航參數(shù)。然而捷聯(lián)慣導(dǎo)系統(tǒng)因為舍棄了物理

27、平臺所以解算任務(wù)要更加龐大,尤其是無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)對導(dǎo)航計算機的計算能力要求更高。隨后很長一段時間采用PC機及其體系結(jié)構(gòu)設(shè)計的計算機,雖然可以滿足對導(dǎo)航計算機的計算能力的要求,但是存在結(jié)構(gòu)復(fù)雜,體積和功耗大等缺點。后來出現(xiàn)了小型的工業(yè)計算機,如PC/104,PC/104是采用X86架構(gòu)處理器在工業(yè)控制領(lǐng)域中的典型應(yīng)用,基于PC/104的導(dǎo)航計算機的電路設(shè)計相對比較簡單,軟件開發(fā)也比較便捷,相關(guān)應(yīng)用技術(shù)相對也比較成熟,從90年代至今被廣泛的應(yīng)用在導(dǎo)航計算機設(shè)計中14。基于PC/104的導(dǎo)航計算機雖然在體積和功耗方面有所改善,但還不夠理想,而且通常需要多層擴展板來負(fù)責(zé)模擬信號的數(shù)據(jù)采集和接口通信

28、等工作,形狀大小一旦確定很難修改,中斷響應(yīng)速度也不夠快,綜上可以看出,基于PC/104設(shè)計導(dǎo)航計算機的方案在微型飛行器的上的應(yīng)用就受到了很大的局限。近期導(dǎo)航計算機比較主流的設(shè)計方案是采用DSP+MCU/FPGA/CPLD的形式,優(yōu)點是采用嵌入式技術(shù)減小了系統(tǒng)的體積和降低了功耗,數(shù)據(jù)的解算能力比較強,但是存儲器的擴展及外圍接口的設(shè)計比較復(fù)雜,主處理器DSP和控制器(MCU/FPGA/CPLD)協(xié)調(diào)性不夠好,耦合不夠緊密8。還有一些設(shè)計是采用ARM或PowerPC核的處理器,優(yōu)點是比較擅長數(shù)據(jù)交換和對外設(shè)的控制,但是對導(dǎo)航參數(shù)的解算能力不如DSP。本論文中所采取的方案是采用FPGA作為核心芯片,使

29、用SOPC技術(shù)可以將導(dǎo)航計算機所需的NiosII處理器(NiosII軟核具有超過200DMIP的性能)、外圍接口設(shè)計、通信等功能集成在一片F(xiàn)PGA芯片內(nèi)部資源里,很大程度的降低了系統(tǒng)的體積和功耗,節(jié)省了設(shè)計成本,加快了設(shè)計周期,而且出現(xiàn)問題或者升級時可以對FPGA芯片進(jìn)行重新配置,還提高了系統(tǒng)的可靠性。采用雙CPU架構(gòu),由ARM核32位微控制器STM32負(fù)責(zé)對加速度數(shù)據(jù)的采集工作,可以減輕NiosII處理器的工作量,節(jié)省主CPU資源,使其專門負(fù)責(zé)解算工作。論文的意義和主要內(nèi)容雖然無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的理論已經(jīng)提出了近幾十年,但是由于受到導(dǎo)航計算機發(fā)展及加速度計精度的約束,一直沒有受到廣泛的重視,

30、目前仍處于理論研究階段,尚未投入到實際工程應(yīng)用中去。近年來隨著芯片制造工藝、嵌入式技術(shù)、數(shù)字信號處理技術(shù)以及加速度計精度的提高和發(fā)展,無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)越來越受到國內(nèi)外專家的重視,并且已經(jīng)取得了一定的研究成果,提出了一些解算方法、加速度計力學(xué)編排方案及無陀螺導(dǎo)航計算機的設(shè)計方案,但仍然沒有實現(xiàn)可以工程應(yīng)用的產(chǎn)品。本論文在總結(jié)了導(dǎo)航計算機發(fā)展的需求及各方案的優(yōu)缺點后,提出了基于FPGA的導(dǎo)航計算機設(shè)計方案,并制造出工程樣機,為接下來完善并實用化打下基礎(chǔ)。本論文開發(fā)的硬件平臺主要包括數(shù)據(jù)采集系統(tǒng)和數(shù)據(jù)處理系統(tǒng)兩部分。數(shù)據(jù)采集系統(tǒng)采用ST公司的基于ARMCortex-M3內(nèi)核的STM32系列處理器作

31、為核心芯片構(gòu)建采集系統(tǒng),控制兩片A/D芯片AD7656將九路加速度計輸出的模擬信號轉(zhuǎn)換為數(shù)字信號,并將數(shù)據(jù)緩存在雙口RAMIDT7133中。數(shù)據(jù)解算系統(tǒng)的硬件平臺使用AlteraDE2開發(fā)板,利用開發(fā)板中主要資源有CycloneII系列的FPGA、SDRAM、Flash等,采用SOPC技術(shù)將AlteraNiosII處理器嵌入在FPGA內(nèi)部邏輯資源中,由NiosII處理器對九路加速度計輸出的比力信號解算,進(jìn)而得到所需的導(dǎo)航信息參數(shù)。論文總共分為四章,各章節(jié)的概要如下:第一章:緒論。介紹了無陀螺儀捷聯(lián)慣導(dǎo)系統(tǒng)的相關(guān)知識背景,闡述了導(dǎo)航計算機的發(fā)展概況,并分析了基于FPGA的導(dǎo)航計算機設(shè)計方案的優(yōu)勢

32、及本論文的背景和意義。第二章:系統(tǒng)的總體設(shè)計方案。介紹了無陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的工作原理,分析了無陀螺捷聯(lián)慣導(dǎo)計算機的實際應(yīng)用需求,介紹了導(dǎo)航計算機的總體結(jié)構(gòu)思想以及論文中主要芯片的選型分析。第三章:導(dǎo)航計算機的數(shù)據(jù)采集模塊。介紹了導(dǎo)航計算機數(shù)據(jù)采集實現(xiàn)的具體方法和細(xì)節(jié),并給出了主要設(shè)計部分的相關(guān)原理圖,最后還介紹了開發(fā)過程中所用的的集成開發(fā)環(huán)境以及如何使用。第四章:導(dǎo)航計算機的數(shù)據(jù)解算模塊。介紹了導(dǎo)航計算機數(shù)據(jù)解算模塊硬件部分的設(shè)計思路,詳細(xì)的描述了FPGA內(nèi)部邏輯資源的設(shè)計過程,最后介紹了NiosII的軟件開發(fā)平臺NiosIIIDE。系統(tǒng)總體設(shè)計方案無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的工作原理有陀螺的捷聯(lián)

33、慣導(dǎo)系統(tǒng)一般安裝6個慣性敏感元件用于描述載體在空間的運動狀態(tài),3個陀螺儀和3個加速度計,其中3個加速度計用于描述載體質(zhì)心的平動,3個陀螺儀用于描述載體繞其質(zhì)心的轉(zhuǎn)動。后來研究人員發(fā)現(xiàn),當(dāng)載體相對慣性坐標(biāo)系的牽連運動存在轉(zhuǎn)動時,載體非質(zhì)心處質(zhì)點的加速度所測的比力信息中含有角速度信息,這樣就提出用3個加速度計代替3個陀螺儀,將這3個加速度計安裝在載體的非質(zhì)心處,便可以從這3個加速度計的比力信息中得到載體的角速度信息,這就是無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的理論基礎(chǔ)9。圖2.1無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的工作原理根據(jù)無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的基本原理可知,無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)最少需要6個加速度計輸出的比力信息,再通過相應(yīng)的運算處

34、理,才可以得到載體導(dǎo)航需要的全部導(dǎo)航參數(shù)。但是目前應(yīng)用最多的是9個加速度計配置方案,因為6個加速度計的配置方案,在求解角速度信息的時候需要求解三元非線性微分方程,這給導(dǎo)航計算機的運算帶來了不小的麻煩。9個加速度計的配置方案通過合理的安裝加速度計,可以直接得到角加速度,和6個加速度計配置方案比減輕了導(dǎo)航計算機的運算負(fù)擔(dān),提高了運算速度,而且增加了3個冗余信息,有了這3個冗余信息,就可以得到載體姿態(tài)角速度的部分誤差,通過補償能夠提高角速度解算的精度。圖2.2本系統(tǒng)采用的9加速度計配置方式導(dǎo)航計算機的整體工作流程基于FPGA的導(dǎo)航計算機系統(tǒng)的工作流程如圖2.3所示,慣性原件是9個加速度計傳感器,加速

35、度計傳感器可以敏感其軸向的載體的加速度,并輸出連續(xù)的模擬電壓信號,導(dǎo)航計算機并不能識別模擬信號,所以模擬信號量要經(jīng)過A/D轉(zhuǎn)換,轉(zhuǎn)換后的數(shù)字信號量才能被導(dǎo)航計算機識別,為了提高采樣的精度和去除高頻信號的干擾,模擬電壓信號首先要經(jīng)過由減法電路和低通濾波電路組成的調(diào)理電路對電壓信號進(jìn)行調(diào)理之后才分別送到兩片A/D轉(zhuǎn)換芯片中去進(jìn)行A/D轉(zhuǎn)換,由STM32微控制器的控制A/D芯片的轉(zhuǎn)換工作,并控制將采集后的數(shù)字電壓信號緩存到雙口RAM中,最后由內(nèi)嵌NiosII核處理器的FPGA芯片讀取RAM中的9路加速度計信息,進(jìn)行導(dǎo)航參數(shù)解算,F(xiàn)PGA完成導(dǎo)航參數(shù)解算后可以通過液晶屏或者顯示器顯示。圖2.3導(dǎo)航計算

36、機系統(tǒng)的工作流程導(dǎo)航計算機的性能要求隨著計算機產(chǎn)業(yè)的發(fā)展和普及,各行各業(yè)中已經(jīng)依賴著計算機幫助處理和計算相關(guān)事務(wù),計算機的規(guī)模也從最開始的巨型、大型、中型、小型、逐漸的發(fā)展為微型。根據(jù)調(diào)查表明,目前嵌入式計算機的種類和數(shù)量都遠(yuǎn)遠(yuǎn)超過了以往的通用型計算機。嵌入式技術(shù)是以某種特殊的應(yīng)用為核心,以計算機技術(shù)為基礎(chǔ),軟、硬件可“裁減”,適應(yīng)對功能、實時性、可靠性、成本、功耗、安全性、體積、重量等方面因素而設(shè)計的專用計算機系統(tǒng)。因此,無陀螺捷聯(lián)慣導(dǎo)計算機實際上就是將嵌入式技術(shù)應(yīng)用到導(dǎo)航計算機的設(shè)計中來。無陀螺捷聯(lián)慣導(dǎo)計算機除了要滿足基本的功能要求外,要想達(dá)到工程實際應(yīng)用還必須達(dá)到以下性能要求:(1)實時

37、性:導(dǎo)航計算機顧名思義是為航空航天或航海領(lǐng)域的導(dǎo)航設(shè)備,因此需要實時的提供高精度的導(dǎo)航參數(shù),因此數(shù)據(jù)采集和解算的周期一般在幾毫秒,導(dǎo)航計算機的實時性影響導(dǎo)航計算機的整體性能。(2)體積?。簩?dǎo)航計算機一般嵌入在載體中,如狹窄的機艙,所以它的體積和質(zhì)量有嚴(yán)格的要求,有時甚至對幾何形狀都有一定的規(guī)定。(3)功耗低:作為嵌入式設(shè)備,有些時候需要導(dǎo)航計算機長期穩(wěn)定的工作,所以導(dǎo)航計算機的整體功耗不能太高,否則會影響使用壽命或穩(wěn)定性。核心器件的選型加速度計選型微機電系統(tǒng)(MEMS)技術(shù)起源于上世紀(jì)80年代末期,最早應(yīng)用于IC制造工藝,涉及電子、材料、機械、物理學(xué)等學(xué)科的綜合應(yīng)用技術(shù)。微機電系統(tǒng)一般包括微機

38、械傳感器、微執(zhí)行器、控制電路、信號處理電路、通訊接口以及電源等部分組成。目前的加速度計多采用MEMS技術(shù)進(jìn)行設(shè)計和制造,MEMS加速度計具有體積小、重量輕、功耗低等優(yōu)點。電容式硅微加速度計的結(jié)構(gòu)和工作原理加速度計包括敏感質(zhì)量塊m和慣性力F的測量元件。牛頓慣性定律可用數(shù)學(xué)公式描述為:F=ma。如圖2.4為單軸電容式硅微加速度計結(jié)構(gòu)示意圖,當(dāng)有加速度產(chǎn)生的時候,會有力作用在質(zhì)量快上,使質(zhì)量塊發(fā)生相對位移,質(zhì)量塊上的橫臂的移動會改變電容極板間的距離,從而改變電容的大小,最后可以通過電路輸出敏感到的與加速度成比例的電壓值。圖2.4單軸電容式硅微加速度計結(jié)構(gòu)示意圖電容式硅微加速度計具有靈敏度高、噪聲低、

39、漂移小、結(jié)構(gòu)簡單、低功耗、寬動態(tài)范圍等優(yōu)點,所以受到了廣泛的應(yīng)用。不同的應(yīng)用場合對加速度計精度的要求各不相同,其中導(dǎo)航級應(yīng)用的要求最高,加速度計需要SKIPIF10g(即10SKIPIF10g)的分辨率,但目前考慮到價格和技術(shù)等因素的考慮,微機械加速度計還很難達(dá)到導(dǎo)航級的應(yīng)用。綜上考慮本論文使用的是SILICONDESIGNS公司的Model1221。它是單軸的電容式微機械加速度計傳感器。其中1221L-002型有以下特點:量程:SKIPIF102g低噪聲:5SKIPIF10g/SKIPIF10分辨率:2000mV/g頻率響應(yīng):0-400Hz內(nèi)部集成溫度傳感器SKIPIF104V的差分輸出或者

40、0.5V到4.5V的單端輸出響應(yīng)直流或交流加速度完全校準(zhǔn)-55到+125工作環(huán)境電源:+5V直流電壓,8mA內(nèi)部集成傳感器和運放底座封裝:LCC或J-Lead貼片式與Model1210相兼容的管腳排列20個引腳的功能介紹:AO和AON:加速度信號輸出端,均為電壓信號VDD:管腳9,11,14接+5V直流電源GND:管腳2,5,6,18,19接地DV:管腳4是偏轉(zhuǎn)電壓,通常懸空VR:管腳3基準(zhǔn)電壓,接+5V2.5V:管腳17基準(zhǔn)電壓,接+2.5VISKIPIF10:管腳8溫度依賴電流源其他管腳無連接A/D芯片選型由于加速度計Model1221采用差分輸出模式工作時零點漂移可以被抑制的很小,可以幫

41、助提高采樣進(jìn)度,而且還可以提高分辨率,所以本系統(tǒng)中采用差分輸出,輸出的電壓信號經(jīng)過調(diào)理放大后加速度計的分辨率可增加至5000mV/g,此時電壓信號范圍放大至SKIPIF105V。根據(jù)本系統(tǒng)要求,加速度計的采樣精度要達(dá)到10SKIPIF10g,由A/D轉(zhuǎn)換器轉(zhuǎn)換精度的計算公式:SKIPIF10=SKIPIF10,其中USKIPIF10為輸入加速度計的最大值,USKIPIF10為輸入加速度計信號的最小值,N為A/D轉(zhuǎn)換后的數(shù)字量的位數(shù)。經(jīng)計算可知N至少應(yīng)為14位。加速度計輸出信號的頻率為0400Hz,根據(jù)香農(nóng)定理,采樣頻率應(yīng)該大于800Hz,所以決定將采樣周期設(shè)為1ms左右。由于需要對9路加速度計

42、輸出的信號進(jìn)行并行同步A/D轉(zhuǎn)換,所以又需要A/D芯片有多路同步轉(zhuǎn)換的能力。綜上分析,本系統(tǒng)決定使用美國模擬器件公司發(fā)布的一款高性能ADC芯片AD7656(兩片)。AD7656采用iCMOS制造工藝,iCMOS制造工藝是將高電壓半導(dǎo)體工藝與亞微米CMOS和互補雙極型工藝相結(jié)合。采用iCMOS制造工藝可使器件的性能顯著的提高,而且還能降低功耗和提高器件承受高電源電壓的能力??梢詫⒛M電路和數(shù)字電路集成在一個芯片內(nèi)部,提升芯片的性能并且降低成本和提升整體性能。AD7656是一款高性能、高分辨率、多通道、高轉(zhuǎn)換速率和低功耗的16位逐次逼近型ADC,單片可以同時對6通道進(jìn)行同步A/D轉(zhuǎn)換,因為本無陀螺

43、捷聯(lián)慣導(dǎo)系統(tǒng)采用9加速度計的配置方案,所以需要兩片AD7656,每個通道達(dá)250kSPS的采樣速率,最大采樣頻率高達(dá)8MHz。片內(nèi)含有2.5V基準(zhǔn)電源和基準(zhǔn)緩沖器,也可以采用外部基準(zhǔn)電源。AD7656的主要特性:(1)采用iCMOS知道工藝(2)獨立的的6通道逐次逼近型ADC(3)雙極性輸入(4)硬/軟件可調(diào)輸入范圍:SKIPIF1010V或SKIPIF105V(5)高速的數(shù)據(jù)吞吐率:250kSPS(6)串行輸出和高速的并行輸出兩種輸出方式AD7656主要功能引腳:REFCAPA,B,C:退藕電容連接引腳,通過電容接地。CONVSTA,B,C:是轉(zhuǎn)換使能邏輯輸入,每對有其相關(guān)的CONVST信號

44、,用于選擇成對轉(zhuǎn)換通道(A,B,C各對應(yīng)兩個模擬輸入通道)。V1V6:6個通道的模擬輸入端,模擬信號的變化范圍由RANG引腳決定。RANGE:模擬輸入范圍選擇。當(dāng)該引腳為高時,在BUSY引腳電平下降沿的下一次轉(zhuǎn)換的輸入電壓范圍是2倍的基準(zhǔn)電壓;當(dāng)該引腳為低時,在BUSY引腳電平下降沿的下一次轉(zhuǎn)換的輸入電壓范圍是4倍的基準(zhǔn)電壓。DVSKIPIF10:5V的數(shù)字電源。數(shù)字電源和模擬電源必須保持電勢一致,兩者電勢差不能超過0.3V。應(yīng)退耦接地,引腳接去耦電容。VSKIPIF10:邏輯電源輸入,輸入電壓用于確定接口的運行電壓,該引腳的電壓取決于內(nèi)部參考電壓,應(yīng)接去耦電容。AGND:模擬地,所有模擬輸入

45、和外部參考信號都以此做參考。所有這11個AGND引腳都應(yīng)接地。DGND:數(shù)字地,數(shù)字電路部分的參考地。DGND和AGND之間電勢差不應(yīng)超過0.3VAVSKIPIF10:模擬電源電壓,范圍4.5V到5.5V。為ADC核供電,與DVCC之間電勢差不應(yīng)超過0.3V。SKIPIF10:片選信號,低電平有效。SKIPIF10:讀選通。SKIPIF10/REFSKIPIF10:寫選通/基準(zhǔn)使能/非使能。BUSY:該引腳從轉(zhuǎn)換開始到完成一直保持高電平。REFIN/REFSKIPIF10:片內(nèi)/片外基準(zhǔn)電源選擇。SER/SKIPIF10:串口/并口選擇。DB0DB15:16位數(shù)據(jù)線RESET:復(fù)位信號。VDD

46、:正電源端。VSS:負(fù)電源端。STBY:低電平時,芯片進(jìn)入空閑模式,可以降低功耗。SKIPIF10/SSEL:硬件/軟件選擇控制引腳。當(dāng)SER/SKIPIF10為低電平而SKIPIF10/SSEL引腳為高電平時由軟件操作控制寄存器來控制采樣;當(dāng)SER/SKIPIF10引腳和SKIPIF10/SSEL都為低電平時,此時設(shè)置為硬件控制轉(zhuǎn)換的工作模式,即CONVSTA,B,C引腳控制采樣。SKIPIF10/B:字/字節(jié)輸出模式的選擇。圖2.3AD7656功能框圖AD7656工作原理:AD7656是逐次逼近型轉(zhuǎn)換器,主要包括1個A/D轉(zhuǎn)換器、1個逐次逼近寄存器、1個比較器、和1個邏輯控制單元轉(zhuǎn)換中的逐

47、次逼近是按對分原理由控制邏輯電路完成7。轉(zhuǎn)換過程如下:啟動轉(zhuǎn)換后,逐次逼近寄存器的其他位都被控制邏輯電路置0只有最高位被置1,逐次逼近寄存器的信號經(jīng)過A/D轉(zhuǎn)換后得到一個電壓值,將這個電壓值與輸入信號在比較器中進(jìn)行比較,如果輸入信號大于這個電壓值則轉(zhuǎn)換后的數(shù)字量得最高位為1否則為0,比較器的輸出會反饋到A/D轉(zhuǎn)換器,在進(jìn)行次高位比較之前會對A/D轉(zhuǎn)換器進(jìn)行修正,在邏輯控制電路的時鐘驅(qū)動下,逐次逼近寄存器會由高位到低位一位一位的進(jìn)行比較和移位操作,直到比較結(jié)束,A/D轉(zhuǎn)換完成。雙口RAMIDT7133在雙CPU之間的通信常采用以下幾種方式:(1)串行通信:串行數(shù)據(jù)傳輸時,數(shù)據(jù)是一位一位的在通信線

48、上傳輸?shù)模@種方式傳輸設(shè)備相對簡單,應(yīng)用也比較廣泛,但一般用于數(shù)據(jù)量較少、傳輸速率慢、實時性要求不高的場合。(2)并行通信:一般是利用微控制器的I/O口實現(xiàn),但是占用比較多的管腳資源,還需要加緩沖器和鎖存器等,傳輸?shù)臄?shù)據(jù)量比較大的時候還會占用過多的CPU時間,影響整體的處理性能。(3)DMA通信:DMA傳輸方式不占用CPU資源,但是數(shù)據(jù)傳輸?shù)臅r候需要請求使用總線,當(dāng)出現(xiàn)與CPU同時訪問存儲器的時候CPU不得不讓出總線,進(jìn)入等待狀態(tài),此時就會影響CPU的整體的處理效率,而且有些CPU不支持DMA功能。(4)共享式多端口存儲器實現(xiàn):雙口RAM和FIFO(FirstInFirstOut)是常用的兩種

49、多端口的存儲器,雙口RAM和FIFO因為具有兩組地址線和兩組數(shù)據(jù)線,所以允許兩個CPU同時對它們訪問,這樣就大大提高了通信效率,對CPU的軟/硬件設(shè)置也沒有特殊的要求,比較適合異種CPU之間異步高速系統(tǒng)中。FIFO和雙口RAM之間的區(qū)別是FIFO存儲器必須遵循先進(jìn)先出原則,所以FIFO沒有外部讀寫地址線,只能順序地寫入數(shù)據(jù)和順序讀出數(shù)據(jù),讀寫地址的操作由內(nèi)部指針自動加1完成。本系統(tǒng)中數(shù)據(jù)的解算工作需要一定的時間,而加速度計輸出的采集速率特別快,導(dǎo)航計算機比較重要的要求之一就是實時性,每次進(jìn)行解算的一組數(shù)據(jù)一定是剛剛采集到的最新數(shù)據(jù),如果使用FIFO存儲器做采集到的數(shù)據(jù)的緩沖存儲器,那么就會出現(xiàn)

50、讀取不到最新數(shù)據(jù)的情況,比如:采集數(shù)據(jù)需要1個時刻,而解算過程需要三個時刻,在1時刻對采集到的第一組數(shù)據(jù)(0-1時刻采集的數(shù)據(jù))進(jìn)行解算工作,則在4時刻進(jìn)行下一組數(shù)據(jù)的解算,理論上此時應(yīng)該對3-4時刻采集到數(shù)據(jù)進(jìn)行解算,但是這段時間實際上一共又采集了3組數(shù)據(jù)都被存儲在FIFO寄存器中,此時卻只能讀取到1-2這一時間所采集到的那組數(shù)據(jù),而讀不到3-4時刻的數(shù)據(jù)。綜上,本系統(tǒng)采用雙口RAM方案實現(xiàn)STM32和FPGA之間的實時通信。又由于AD7656采集后的加速度數(shù)字量是16位的,所以決定使用IDT公司推出的2kSKIPIF1016位的DPRAM(DoublePortRAM)IDT7133,由于I

51、DT7133具有兩個操作端口,有兩組讀寫控制線、11根地址線和16根數(shù)據(jù)線。兩側(cè)端口均可獨立的對IDT7133內(nèi)部存儲單元進(jìn)行訪問。為了避免兩側(cè)端口同時對同一存儲單元進(jìn)行訪問,IDT7133具有片內(nèi)仲裁邏輯,仲裁邏輯可以決定哪一側(cè)具有訪問權(quán)。IDT7133兩側(cè)還各有一個忙標(biāo)志BUSY引腳,可以解決訪問沖突。雙口RAMIDT7133有多種封裝形式,在這里使用的是100管腳的TQFP封裝。雙口RAM具有兩組相同的端口,分別加下標(biāo)L表示左側(cè)和R表示右側(cè)。圖2.4IDT7133管腳圖主要功能引腳:I/O0I/O15:數(shù)據(jù)線,用來傳送數(shù)據(jù)。A0A10:地址線,用于對內(nèi)部的存儲單元尋址。SKIPIF10:

52、片選端口,低電平有效,低電平時芯片的控制邏輯和輸入緩沖區(qū)是工作狀態(tài)。高電平時,芯片是低功耗狀態(tài)。R/SKIPIF10:高字節(jié)讀/寫控制端,高電平時為讀數(shù)據(jù)狀態(tài),低電平為寫狀態(tài)。R/SKIPIF10:低字節(jié)讀/寫控制端,高電平時為讀數(shù)據(jù)狀態(tài),低電平為寫狀態(tài)。SKIPIF10:輸出允許端口,低電平有效。SKIPIF10:忙信號。微控制器選型圖3.6STM32模塊結(jié)構(gòu)框圖AD7656和IDT7133都沒有控制單元,需要微控制器對其工作進(jìn)行控制,以往設(shè)計采集模塊,多使用8位的單片機或者DSP等完成,8位的單片機雖然價格便宜、開發(fā)方便,但是由于位數(shù)低、接口過少、經(jīng)常遇到處理能力不夠、資源不夠用等情況,如

53、果是使用16位或32位的高級單片機或者DSP,價格又相對比較高。所以本系統(tǒng)采用目前市場上最流行的基于ARM公司Cortex-M3內(nèi)核的準(zhǔn)32位微控制STM32,基于Cortex-M3內(nèi)核的STM32微控制器與其他微控制器相比性能更加優(yōu)越,在相同主頻下能處理更多的任務(wù);功耗低,是便攜式設(shè)備的首選;實時性好;代碼密度得到了很大的改善;使用更方便,32位處理器,更簡單的編程模型和更便捷的調(diào)試系統(tǒng);成本更低廉,低端的Cortex-M3內(nèi)核微控制器甚至不到1美元;免費便捷的開發(fā)工具。本系統(tǒng)中采用STM32系列中的增強型STM32F103,封裝采用TQFP100,最高工作頻率為72MHZ,內(nèi)置高速存儲器(

54、高達(dá)512K字節(jié)的閃存和64K字節(jié)的SRAM),豐富的增強I/O端口和聯(lián)接到兩條APB總線的外設(shè),還包含3個12位的ADC,4個通用16位定時器和2個PWM定時器,還包括標(biāo)準(zhǔn)和先進(jìn)的通信接口:多達(dá)2個ISKIPIF10C、3個SPI、2個ISKIPIF10S、1個SDIO、5個USART、1個USB和1個CAN。FPGA選型FPGA(FieldProgrammableGateArray)即現(xiàn)場可編程門陣列,是20世紀(jì)80年代中期出現(xiàn)的高密度可編程邏輯器件,它是在PAL、GAL、EPLD等邏輯器件的基礎(chǔ)上發(fā)展起來的6。FPGA器件及其系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的最新技術(shù)。數(shù)字集成電路的發(fā)展經(jīng)過

55、了早期的電子管、晶體管、中小型規(guī)模集成電路、超大規(guī)模集成電路(VLSIC)、專用集成電路(ASIC)、可編程邏輯器件(FPGA/CPLD)。其中可編程邏輯器件具有更高的集成度、體積小、開發(fā)周期短、保密性好、性能高、設(shè)計靈活(可重復(fù)修改)、通用性好等優(yōu)點。FPGA采用了邏輯單元陣列LCA(LogicCellArray)這樣一個新概念,內(nèi)部包括可配置邏輯模塊CLB(ConfigurableLogicBlock)、輸入/輸出模塊IOB(InputOutputBlock)和內(nèi)部連線(Interconnect)三個部分7。FPGA內(nèi)部包含許多基本的可編程邏輯單元,用戶用軟件設(shè)計就可以實現(xiàn)將基本邏輯單元以

56、不同的方式連接起來實現(xiàn)定制的功能和應(yīng)用,與ASIC相比不僅僅降低了開發(fā)成本,而且增加了靈活性。Altera公司生產(chǎn)的FPGA結(jié)構(gòu)是基于SRAM的,每次工作前需要從芯片外部的存儲器(如EPROM)加載配置的數(shù)據(jù),上電時FPGA芯片內(nèi)部RAM讀取EPROM數(shù)據(jù),配置完成后FPGA進(jìn)入工作狀態(tài),掉電后FPGA內(nèi)部不保存數(shù)據(jù),下一次工作之前需要重新配置。而且用戶可以控制配置數(shù)據(jù)的加載過程,在現(xiàn)場修改器件的邏輯功能,所以FPGA被稱作現(xiàn)場可編程門陣列。FPGA有四種配置模式:串行模式是使用串行PROM對FPGA編程;并行主模式是使用一片F(xiàn)PGA和一片EPROM的工作方式;主從模式可以用一片PROM編程多

57、片F(xiàn)PGA;外設(shè)模式是將FPGA作為MCU的外設(shè),由MCU對其編程8。FPGA的主要特點:(1)采用FPGA設(shè)計ASIC電路,用戶不需要投片生產(chǎn),就能得到可用的芯片。(2)FPGA可做其它全定制或半定制ASIC電路的中的試樣片。(3)FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳資源。(4)FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。(5)FPGA采用高速CHMOS工藝,功耗低,可以與CMOS、TTL電平兼容。本系統(tǒng)中需要在FPGA中嵌入一個NiosII/f型處理器(1400-1800個邏輯單元),一個鎖相環(huán)(200多個邏輯單元),再加上一些I/O等,一共需要不到3000個

58、邏輯單元。而DE2開發(fā)板上所用的FPGA是CycloneII2C35具有33216個邏輯單元,足夠本系統(tǒng)FPGA開發(fā)部分使用。CycloneII2C35FPGA采用全銅層、低K值、1.2伏SRAM工藝設(shè)計,裸片尺寸盡可能最小優(yōu)化。采用300毫米晶圓,以TSMC成功的90nm工藝技術(shù)為基礎(chǔ),具有33216個邏輯單元,具有一整套最佳的功能,包括嵌入式18SKIPIF1018乘法器、專用外部存儲器接口電路、4Kbit嵌入式存儲器塊、鎖相環(huán)和高速差分I/O能力。CycloneII2C35FPGA內(nèi)部資源:33216邏輯單元105個M4KRAM塊35個嵌入式18SKIPIF1018乘法器4個同步邏輯器4

59、75個I/O口205個差分通道672腳BGA封裝本章小結(jié)本章以無陀螺捷聯(lián)慣導(dǎo)計算機系統(tǒng)為背景,首先闡述了無陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的工作原理,介紹了本系統(tǒng)采用的9加速度計的配置方案,接下來簡要地介紹了本導(dǎo)航計算機系統(tǒng)的的整體工作流程,還對導(dǎo)航計算機的性能需求進(jìn)行了進(jìn)一步的分析,最后對導(dǎo)航計算機硬件系統(tǒng)中所用到的核心器件的選型進(jìn)行了詳細(xì)的分析。數(shù)據(jù)采集模塊從結(jié)構(gòu)來講無陀螺捷聯(lián)導(dǎo)航計算機主要分為數(shù)據(jù)采集模塊和數(shù)據(jù)解算模塊兩大部分。其中數(shù)據(jù)采集模塊的主要任務(wù)是將9路加速度計輸出的模擬電壓信號進(jìn)行同步A/D采樣;數(shù)據(jù)解算模塊是完成對這9個加速度計輸出的載體的9個比力信息的解算工作,從而得到導(dǎo)航所需的各個導(dǎo)

60、航參數(shù),位置、姿態(tài)、加速度、速度、角加速度、角速度等。在本無陀螺捷聯(lián)導(dǎo)航系統(tǒng)中,慣性傳感器是9個MEMS加速度計傳感器,輸出的信號是模擬電壓信號,而導(dǎo)航計算機只能識別數(shù)字信號,所以需要先用A/D芯片將模擬量轉(zhuǎn)換成數(shù)字量,雖然采集模塊中的微控制器STM32內(nèi)部資源中有AD,但是精度還相對偏低只有12位且不能對多個通道進(jìn)行同步采樣,無法滿足系統(tǒng)精度和實時性需要,根據(jù)通道數(shù)、數(shù)據(jù)分辨率和采樣速度的要求,所以使用STM32系列處理器控制兩片高性能、低功耗的6通道16位的AD7656芯片,可同時對九路加速度計進(jìn)行輸出數(shù)據(jù)的采集工作,最后通過雙口RAM實現(xiàn)與FPGA之間的雙CPU雙向?qū)崟r通信。本采集模塊具

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