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文檔簡介
1、第8章 半導(dǎo)體存儲器和可編程邏輯器件 8.1 半導(dǎo)體存儲器8.2 可編程邏輯器件學(xué)習(xí)要點隨機存取存儲器RAM和只讀存儲器ROM的結(jié)構(gòu)、工作原理及存儲器容量擴展的方法;可編程陣列邏輯PAL 、通用陣列GAL的結(jié)構(gòu)與特點;CPLD和FPGA的結(jié)構(gòu)特點;可編程邏輯器件的開發(fā)與應(yīng)用技術(shù)。8.1 半導(dǎo)體存儲器 8.1.1 只讀存儲器 8.1.2 隨機存取存儲器RAM8.1.3 存儲器容量的擴展存儲器是數(shù)字計算機和其他數(shù)字系統(tǒng)中存放信息的重要器件,它使數(shù)字系統(tǒng)有了記憶能力,對數(shù)字信息進行有條不紊的運算和處理。隨著大規(guī)模集成電路的發(fā)展,半導(dǎo)體存儲器因其具有集成度高、功耗低、存取速度快、使用壽命長等特點,已廣
2、泛應(yīng)用于各種數(shù)字系統(tǒng)中。半導(dǎo)體存儲器按功能和存儲信息的原理分為:只讀存儲器ROM(Read-only Memory)只讀存儲器是一種只能讀但不能寫入的存儲器。即使斷電,ROM中存放的數(shù)據(jù)也不會丟失。故ROM通常用來存放永久性的、不變的數(shù)據(jù)。隨機存取存儲器RAM(Read Access Memory)隨機存取存儲器RAM是一種既可讀又可寫的存儲器。這種存儲器斷電后,數(shù)據(jù)將全部丟失,用于存放一些臨時性的數(shù)據(jù)或中間結(jié)果。 8.1.1只讀存儲器 根據(jù)編程和擦除方法的不同,ROM可分為:掩膜ROM可編程只讀存儲器PROM可擦除可編程只讀存儲器EPROM電可擦除只讀存儲器E2PROM閃存Flash等不同類
3、型。 8.1.1只讀存儲器1只讀存儲器ROM的基本結(jié)構(gòu) ROM由地址譯碼器和存儲矩陣和讀出電路三部分組成,結(jié)構(gòu)如圖所示。圖8. 1 ROM的基本結(jié)構(gòu)圖輸入的地址碼字單元的地址選擇線,簡稱字線輸出信息數(shù)據(jù)線,簡稱位線地址譯碼器作用:將輸入的地址譯碼成相應(yīng)的控制信息,利用這個控制信號從存儲矩陣中把指定的單元選出,并把其中的數(shù)據(jù)送到讀出電路。讀出電路的作用:一是提高存儲器的帶負載能力;二是實現(xiàn)對輸出狀態(tài)的三態(tài)控制,以便于系統(tǒng)的總線聯(lián)接。存儲矩陣:存儲器的主體部分,由存儲單元組成。一個存儲單元只能存儲1位二進制數(shù)1或0。存儲器的容量可用存儲單元的數(shù)量來表示 一個具有條字線和條位線的存儲器,其存儲容量為
4、:存儲容量=字線數(shù)位線數(shù)= 位當(dāng) 01、10、11時2只讀存儲器ROM的工作原理 以掩膜ROM為例,如圖所示為二極管ROM的原理圖,其存儲容量為44。 圖8. 2 只讀存儲器ROM原理圖 讀數(shù)是根據(jù)地址碼將指定存儲單元中的數(shù)據(jù)讀出來。如 則輸出則 依次輸出為0110。0010、1101、011011字線位線交叉處接二極管,表示存儲信息為1;無二極管,表示存儲信息為0。用簡化的陣列圖來表示存儲矩陣中的存儲信息每個交叉點表示一個存儲單元,有二極管用黑點“”表示,該存儲單元中存儲數(shù)據(jù)是1。無二極管的不用,意味該存儲單元中存儲的數(shù)據(jù)是0 。3ROM的分類根據(jù)編程和擦除的方法不同,ROM可分為:掩膜RO
5、M 可編程只讀存儲器PROM(Programmable ROM) 可擦除可編程只讀存儲器EPROM(Erasable Programmable ROM) 電可擦除只讀存儲器EEPROM 快閃存儲器(Flash Memory) 4. ROM的應(yīng)用 例8.1.1 試用ROM實現(xiàn)下列邏輯函數(shù):解:(1) 將函數(shù)化為標(biāo)準(zhǔn)與-或式,即:(2)確定存儲單元內(nèi)容。由函數(shù)最小項表達式可知函數(shù)有4個存儲單元為1,有5個存儲單元為1。(3) 畫出用ROM實現(xiàn)的邏輯圖,如圖8. 4所示。5集成電路ROM常用的EPROM典型芯片有2716(2K8)、2732A(4K8)、2764(8K8)、27128(16K8)、2
6、7256(32K8)和27512(64K8)等;E2PROM典型芯片有2864(8K8)、28C010(1兆)、28C020(2兆)等。EPROM基本電路結(jié)構(gòu)的差別不大,現(xiàn)以Intel 2716為例,介紹集成電路ROM的結(jié)構(gòu)及其工作原理。8.1.2 隨機存取存儲器RAM隨機存取存儲器RAM可以在任意時刻,對任意選中的存儲單元進行信息的寫入和讀出操作。與只讀存儲器相比,隨機存取存儲器最大的優(yōu)點是存取方便,使用靈活,缺點是一旦斷電,所存內(nèi)容全部丟失。1RAM的基本結(jié)構(gòu)和工作原理隨機存取存儲器RAM由存儲矩陣、地址譯碼器和讀寫控制電路組成 。圖8. 6 RAM的基本結(jié)構(gòu)輸入的地址碼字單元的地址選擇線
7、,簡稱字線輸出信息數(shù)據(jù)線,簡稱位線信息的讀出和寫入是以字為單位的。為了區(qū)別各個不同的字,給每個字都賦予一個唯一的編號,這個編號稱為地址。地址的選擇是通過地址譯碼器來實現(xiàn)的。地址譯碼器分為行地址譯碼器和列地址譯碼器。由它們共同確定欲選擇的地址單元。 圖8. 7 RAM存儲矩陣如圖所示是容量為 10244 (即1K4,有1K個字,每個字4位)的RAM存儲矩陣。因 ,故1024個字需要10位二進制地址碼。地址碼的高4位經(jīng)列地址譯碼器譯碼后產(chǎn)生16根列選擇線,每根列線同時選中4位存儲單元,只有被行選擇線和列選擇線都選中的單元才能被訪問。地址碼的低6位經(jīng)行地址譯碼器譯碼后產(chǎn)生64根行選擇線。如輸入地址碼
8、則位于 和 交點處的字單元可以進行讀寫操作,而其他單元沒被選中。1RAM的基本結(jié)構(gòu)和工作原理數(shù)字系統(tǒng)中的RAM一般由多片組成,而系統(tǒng)每次讀/寫時,只對其中的一片(或幾片)進行讀/寫,在每片RAM上均加有片選信號 ,只有 的RAM芯片才被選中,可以進行讀/寫操作, 的RAM芯片,其I/O端為高阻狀態(tài),不能進行任何操作。讀/寫操作利用控制信號 來完成,是分時進行的,當(dāng)讀/寫控制信號 時,執(zhí)行讀操作,將存儲單元里的數(shù)據(jù)送到輸入/輸出端上;當(dāng) 時,執(zhí)行寫操作,加到輸入/輸出端上的數(shù)據(jù)被寫入存儲單元中。2RAM存儲單元的類型 根據(jù)所采用的存儲單元工作原理的不同,隨機存儲器分為: 靜態(tài)存儲器SRAM 動態(tài)
9、存儲器DRAM 總之,靜態(tài) RAM 速度快但價格貴,動態(tài) RAM 要便宜一些,但速度慢。因此,靜態(tài) RAM 常用來組成 CPU 中的高速緩存,而動態(tài) RAM 能組成容量更大的系統(tǒng)內(nèi)存空間。 3. 集成靜態(tài)存儲器SRAM 常用的集成靜態(tài)存儲器SRAM典型芯片有: 2114(1K4)、 6116(2K8)、 6264(8K8)等。以Intel 2114A為例,介紹一下SRAM的結(jié)構(gòu)及其工作原理。(1)電路結(jié)構(gòu) 。引腳圖(2)工作方式。表8. 2 2114A的工作方式工作方式未選中1高阻讀操作01輸出寫操作00輸入8.1.3 存儲器容量的擴展 在數(shù)字系統(tǒng)或計算機中,單片存儲器芯片往往不能滿足存儲容量
10、的要求,可把若干存儲器芯片進行組合,擴展成大容量存儲器。擴展方法主要有位擴展和字擴展兩種。 位擴展方式:存儲器的字數(shù)夠用,而每個字的位數(shù)不夠用時,通過把地址線并接進行位擴展。 字擴展方式:當(dāng)存儲芯片每個字的位數(shù)夠用,而字數(shù)不夠時 ,進行字擴展 。圖8. 9 RAM的位擴展2114A的存儲容量為1K4,2片擴展成 1K 8位的RAM。圖8. 10 RAM的字擴展同時位擴展和字擴展方式 存儲器芯片的字長和容量均不符合存儲器系統(tǒng)的要求時,將位擴展和字擴展兩種方法結(jié)合起來,從而滿足存儲容量的要求。 例如用1K4的2114A芯片擴展成2K8的存儲器系統(tǒng)。由于芯片的字長為4位,因此首先需要采用位擴充的方法
11、,用兩片芯片擴展成1K8的存儲器。然后再采用字擴充的方法來擴充容量,使用兩組經(jīng)過上述位擴充的1K8的芯片組來完成,即可得到2K8的存儲器系統(tǒng)。8.2 可編程邏輯器件8.2.1 概 述8.2.2 低密度可編程邏輯器件 及其應(yīng)用8.2.3 高密度可編程邏輯器件 及其應(yīng)用開發(fā)8.2.1 概 述1PLD器件的發(fā)展概況早期的通用型和專用型:簡單且固定不變 ,但因集成度低且功能有限,所以構(gòu)成系統(tǒng)時靈活性差,芯片間往往有大量的連線,最終導(dǎo)致系統(tǒng)可靠性差、費用高、功耗和體積大等缺點 。20世紀(jì)70年代中期專用集成電路ASIC(Application Specific Integrated Circuit) 可
12、編程邏輯器件PLD(Programmable Logic Device)器件出現(xiàn) :通過設(shè)計芯片來實現(xiàn)系統(tǒng)功能,增強了設(shè)計的靈活性,可減少芯片數(shù)量、縮小系統(tǒng)體積、降低功耗、提高系統(tǒng)的速度和可靠性。 低密度可編程邏輯器件LDPLD可編程邏輯陣列(PLA)可編程只讀存儲PROM 可編程陣列邏輯(PAL)通用陣列邏輯(GAL) 這四種PLD器件結(jié)構(gòu)簡單,具有成本低、速度高、設(shè)計簡便等優(yōu)點,但規(guī)模較小,難以實現(xiàn)復(fù)雜的邏輯功能。20世紀(jì)80年代后期高密度可編程邏輯器件HDPLD復(fù)雜可編程邏輯部件CPLD現(xiàn)場可編程門陣列FPGA等2PLD器件的特點功能集成度高開發(fā)效率高系統(tǒng)工作速度快3PLD器件的表示方法
13、 邏輯電路通常用邏輯圖表示,但傳統(tǒng)表示法對大規(guī)模集成電路的描述很困難。因此在PLD器件中有專用簡化表示方法。(2)與門表示法。 (3)或門表示法。 (1)輸入、輸出緩沖器。4PLD器件的基本結(jié)構(gòu)PLD器件電路的主體是由與門和或門構(gòu)成的“與陣列”和“或陣列”,可以實現(xiàn)組合邏輯函數(shù)。輸入電路:由緩沖器組成,可以使輸入信號具有足夠的驅(qū)動能力,并產(chǎn)生互補的原變量和反變量。輸出電路:提供不同的輸出結(jié)構(gòu),可以直接輸出(組合方式),也可以通過寄存器輸出(時序方式)。輸出端一般采用三態(tài)輸出結(jié)構(gòu),可以通過三態(tài)門控制數(shù)據(jù)直接輸出或反饋到輸入端。8.2.2 低密度可編程邏輯器件及其應(yīng)用 低密度可編程邏輯器件有可編程
14、只讀存儲PROM、可編程邏輯陣列PLA、可編程陣列邏輯PAL和通用陣列邏輯GAL。 表8. 3 四種PLD器件的結(jié)構(gòu)特點表器件名與陣列或陣列輸出電路編程方式PROM固定可編程固定熔絲PLA可編程可編程固定熔絲PAL可編程固定固定熔絲GAL可編程固定可組態(tài)電可檫除1PROM及其應(yīng)用PROM由固定的與陣列和可編程的或陣列構(gòu)成。 解: 將函數(shù)化為標(biāo)準(zhǔn)與-或式,即: 確定存儲單元內(nèi)容。由函數(shù)最小項表達式可知函數(shù)和相應(yīng)的存儲單元中各有4個存儲單元為1。 畫出用ROM實現(xiàn)的邏輯圖,如圖所示。 例8.2.1 用PROM實現(xiàn)邏輯函數(shù):2PLA及其應(yīng)用PLA由可編程的與陣列和可編程的或陣列構(gòu)成。PLA的與陣列不
15、要求象PROM一樣實現(xiàn)全譯碼,而是實現(xiàn)部分譯碼。PLA可以實現(xiàn)邏輯函數(shù)的最簡與或表達式,器件的利用率要比PROM高。但可編程開關(guān)占用較多的芯片面積,引起較大的信號延遲,不利于器件的集成。而且PLA的價格貴,編程工具也比較貴。例8.2.2 用PLA實現(xiàn)例8.2.1的邏輯函數(shù):只需要5個與門和2個或門實現(xiàn)邏輯函數(shù)。用PLA比用PROM器件的利用率要高。3PAL及其應(yīng)用PAL由可編程的與陣列和固定的或陣列構(gòu)成,但其輸出方式固定而不能重新組態(tài),編程是一次性的,使用起來有很大局限性。PAL有許多型號,不同型號的與陣列的結(jié)構(gòu)基本相同,但輸出結(jié)構(gòu)不同,常見有以下四種。 專用輸出結(jié)構(gòu) 可編程I/O結(jié)構(gòu) 寄存器
16、輸出結(jié)構(gòu) 異或型輸出結(jié)構(gòu) PAL比中小規(guī)模的組合邏輯器件的通用性好,可以更加靈活的設(shè)計和使用,速度也較快,但由于多數(shù)使用雙極型熔絲工藝,一般只能實現(xiàn)一次編程。 4GAL及其應(yīng)用GAL陣列結(jié)構(gòu)同PAL一樣,也是由可編程的與陣列和固定的或陣列構(gòu)成。但其輸出電路采用了邏輯宏單元OLMC(Output Logic Macro Cell)結(jié)構(gòu),通過對邏輯宏單元進行編程,用戶可以根據(jù)需要對輸出方式自行組態(tài),功能更強。GAL采用的是電可擦除的編程方式,不僅可以反復(fù)編程,而且還節(jié)省了芯片的面積,利于集成度的提高??梢詫崿F(xiàn)較為復(fù)雜的邏輯函數(shù)。8.2.3 高密度可編程邏輯器件及其應(yīng)用開發(fā)20世紀(jì)80年代后期,出現(xiàn)
17、的復(fù)雜可編程邏輯部件CPLD(Complex Programmable Logic Device)、現(xiàn)場可編程門陣列FPGA(Field Programmable Gate Array)屬于高密度可編程邏輯器件。同F(xiàn)PGA/CPLD的規(guī)模比較大,適合于時序、組合邏輯電路的應(yīng)用。具有可編程和實現(xiàn)方案容易改動等特點.幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD/FPGA器件。1復(fù)雜可編程邏輯部件CPLD 以Altera公司生產(chǎn)的MAX7000A產(chǎn)品為例,介紹CPLD器件的基本結(jié)構(gòu). 包括3種結(jié)構(gòu): 可編程邏輯宏單元LAB:邏輯宏單元內(nèi)部主要包括與或陣列、可編程觸發(fā)器和
18、多路選擇器等電路,能獨立地配置為時序或組合工作方式。 可編程內(nèi)部連線PIA:作用是在各邏輯宏單元之間以及邏輯宏單元和I/O單元之間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過可編程連線陣列接收來自專用輸入或輸入端的信號,并將宏單元的信號反饋到其需要到達的目的地。 可編程I/O單元低密度可編程邏輯器件需要專用的編程器才能編程。20世紀(jì)90年代初,Lattice公司率先在其CPLD器件中實現(xiàn)了在系統(tǒng)可編程技術(shù)ISP,無需專用的編程器就可編程。只要通過計算機接口和編程電纜,就可以直接在目標(biāo)系統(tǒng)或印刷電路板上進行編程。ISP技術(shù)有利于提高系統(tǒng)的可靠性,便于調(diào)試和維修。邊界掃描測試技術(shù)JTAG(Join Test A
19、ction Group)解決高密度引線器件和高密度電路板上的元件的測試問題。ISP技術(shù)還可以與邊界掃描可測試技術(shù)合為一體,既能在線編程,又能進行測試。ISP技術(shù)使CPLD開發(fā)過程變得簡單,對器件、電路甚至整個系統(tǒng)有進行現(xiàn)場升級和功能重構(gòu)的能力。圖8. 25 MAX7000A器件基本結(jié)構(gòu)2現(xiàn)場可編程門陣列FPGA 現(xiàn)場可編程門陣列FPGA是Xilinx公司于1985年首家推出的,它是一種新型的高密度PLD,采用CMOS-SRAM工藝制作。 FPGA由普通的門陣列發(fā)展而來的,其內(nèi)部由許多獨立的可編程邏輯模塊組成,一般分為三部分: 可編程邏輯塊CLB:實現(xiàn)邏輯功能的基本單元,規(guī)則地排成一個陣列,散布
20、在整個芯片; 可編程I/O模塊IOB:完成芯片上的邏輯與外部封裝腳的接口,一般在芯片的四周; 可編程互連資源IR:包括連線線段和可編程連接開關(guān),將各個CLB以及IOB之間連接起來,構(gòu)成特定功能的電路。CPLDFPGA集成度高。集成度更高通過修改具有固定內(nèi)連電路的邏輯功能來編程,無需外部存儲器。通過改變內(nèi)部連線的布線來編程,需要外部存儲器。邏輯塊級編程,速度快門級編程,速度較慢連續(xù)式布線結(jié)構(gòu),時序延遲可預(yù)測分段式布線結(jié)構(gòu),結(jié)構(gòu)復(fù)雜,時序延遲不可預(yù)測功耗大,集成度越高越明顯。功耗較低。適合完成各種算法和組合邏輯電路,替代象地址譯碼器、特殊計數(shù)器等以前要用很多邏輯電路才能實現(xiàn)的功能。適合于完成時序邏
21、輯電路,如高速相關(guān)運算、高速FFT運算、做ASIC的先期驗證等。表8.4 CPLD與FPGA特點比較3硬件描述語言硬件描述語言HDL被廣泛的應(yīng)用于CPLD/FPGA開發(fā)設(shè)計的各個階段:建模、仿真、驗證和綜合等。它是利用形式化的方法描述數(shù)字電路和系統(tǒng)的一種語言。利用這種語言,可以從抽象到具體、從上層到下層逐層描述自己的設(shè)計思想,然后經(jīng)過仿真驗證,把其中需要變?yōu)閷嶋H電路的模塊進行組合,通過自動綜合工具轉(zhuǎn)換成門級電路網(wǎng)表,最后用專用工具把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。硬件描述語言種類繁多,并且一般各自面向特定的設(shè)計領(lǐng)域和層次,目前最主要的硬件描述語言是: VHDL(Very High Spee
22、d Integrated Circuit HDL) Verilog HDL 這兩種語言都已被確定為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言,便于不同的開發(fā)系統(tǒng)之間實現(xiàn)兼容性。VHDL/Verilog HDL語言開發(fā)可編程邏輯電路的流程主要有以下幾個步驟:文本編輯功能仿真邏輯優(yōu)化與綜合適配與分割裝配或布局布線時序仿真4PLD的設(shè)計過程CPLD/FPGA器件的設(shè)計步驟: 設(shè)計輸入 設(shè)計實現(xiàn) 設(shè)計校驗 下載編程5PLD開發(fā)工具在用PLD器件進行系統(tǒng)開發(fā)時,還需要選擇合適的器件和開發(fā)系統(tǒng)。每個PLD廠家為了方便用戶都提供適合自己產(chǎn)品的集成開發(fā)環(huán)境,如Altera公司,在推出各種可編程邏輯器件的同時,也不斷升級其相應(yīng)的開發(fā)工具軟件。其開發(fā)工具從早期的A+PLUS、MAX+PLUS發(fā)展到MAX+PLUS、Quartus,再到現(xiàn)在的Quartus, Quartus是目前Altera公司可編程邏輯器件開發(fā)工具中的主流軟件,可以通過它實
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