數(shù)字系統(tǒng)第3章-時序邏輯電路課件

1、第3章 時序邏輯電路廣東工業(yè)大學(xué)計算機(jī)學(xué)院2問題的提出數(shù)字邏輯電路分為兩大類：組合電路時序電路 編碼器 ，譯碼器 ，數(shù)據(jù)選擇器 ，數(shù)值比較器，加法器 ，乘法器知識回顧：常用的組合電路？問題：為什么要用時序電路？典型的時序電路：寄存器，計數(shù)器，讀/寫存儲器，移位寄存器，順序脈沖發(fā)生器3本章內(nèi)容3.1 概述 時序電路的基本概念及特點 、分類，邏輯功能的表示方法 3.2 鎖存器及觸發(fā)器 常見鎖存器及觸發(fā)器的工作原理、邏輯符號、功能特性3.3 時序電路的分析3.4 常用的時序邏輯電路 寄存器 ，計數(shù)器3.5 時序電路的設(shè)計方法 3.6 時序邏輯電路時序分析的基本概念 時鐘信號，建立時間、保持時間和最大

2、傳播延遲時間， 穩(wěn)態(tài)與亞穩(wěn)態(tài)， 分辨時間 ，時鐘偏差 43.1 概述3.1.1 時序電路的基本概念及特點3.1.2 時序電路邏輯功能的表示方法3.1.3 時序電路的分類53.1 概述時序邏輯電路：與時鐘脈沖序列有關(guān)以組合電路為基礎(chǔ)，但又與組合電路不同63.1.1 時序電路的基本概念及特點邏輯功能上的特點任意時刻電路的穩(wěn)定輸出，不僅取決于該時刻各個輸入變量的取值，還取決于電路原來的狀態(tài)。即：與以前的輸入有關(guān)。凡是符合該特點的數(shù)字電路都是時序邏輯電路 時序邏輯電路的定義。電路結(jié)構(gòu)上的特點通常包含組合電路和 存儲電路（必不可少） 由具有記憶功能的鎖存器或觸發(fā)器構(gòu)成 存儲電路的輸出狀態(tài)必須反饋到組合電

3、路的輸入端，與輸入信號一起，共同決定組合電路的輸出。有些時序電路沒有輸入信號，有的沒有組合邏輯部分，但只要它們在邏輯功能上具有時序電路的基本特征，仍然屬于時序電路。 73.1.2 時序電路邏輯功能的表示方法1邏輯表達(dá)式 輸出函數(shù) 、驅(qū)動函數(shù)(激勵函數(shù)) 、狀態(tài)函數(shù)。 Qn：觸發(fā)器的現(xiàn)態(tài)； Qn+1：觸發(fā)器的次態(tài) 8邏輯表達(dá)式93.1.2 時序電路邏輯功能的表示方法 2狀態(tài)表 描述時序電路中存儲狀態(tài)轉(zhuǎn)換過程及其與輸入、輸出信號之間關(guān)系的表格。 10狀態(tài)表 狀態(tài)編碼：對字母所表示的狀態(tài)進(jìn)行編碼狀態(tài)轉(zhuǎn)換真值表：編碼后的狀態(tài)表書寫為真值表形式S0S1S2S30S0/1S0/1S0/1S0/11S1/1

4、S2/1S3/0S3/0輸入X當(dāng)前狀態(tài)下一狀態(tài)輸出Y000(S0)00(S0)1001(S1)00(S0)1010(S2)00(S0)1011(S3)00(S0)1100(S0)01(S1)1101(S1)10(S2)1110(S2)11(S3)0111(S3)11(S3)0狀態(tài)編碼：S0(00)、S1(01)、S2(10)、S3(11) 下一狀態(tài) / Y11狀態(tài)表 123.1.2 時序電路邏輯功能的表示方法 3狀態(tài)圖通過幾何圖形方式，將時序電路的狀態(tài)轉(zhuǎn)換關(guān)系及轉(zhuǎn)換條件表示出來，又稱狀態(tài)轉(zhuǎn)換圖。只有給狀態(tài)進(jìn)行編碼后，才能開始時序邏輯電路的設(shè)計 步驟：（1）畫出電路的所有狀態(tài) （一個圓圈對應(yīng)一個

5、存儲狀態(tài) ）（2）用箭頭描述狀態(tài)的轉(zhuǎn)換方向（3）箭頭旁邊注明狀態(tài)轉(zhuǎn)換的條件及輸出結(jié)果 13狀態(tài)圖 S0S1S2S30S0/1S0/1S0/1S0/11S1/1S2/1S3/0S3/0S0S1S2S3X/Y0/11/11/10/11/00/10/11/0143.1.2 時序電路邏輯功能的表示方法 4時序圖 可反映出在時鐘脈沖序列及輸入信號的作用下，電路狀態(tài)及輸出狀態(tài)隨時間變化的波形153.1.3 時序電路的分類1按觸發(fā)器的時鐘脈沖控制方式分類同步時序電路 ：存儲電路中所有的觸發(fā)器狀態(tài)的改變都是在同一個時鐘脈沖（Clk）控制下同時發(fā)生 異步時序電路 ：存儲電路中的觸發(fā)器由兩個或兩個以上的Clk控制

6、或沒有Clk控制 2按輸出和輸入的關(guān)系分類Mealy型時序電路 ：輸出信號不僅取決于存儲電路的狀態(tài)，而且還與輸入直接有關(guān)系。即 Y=F X，Q Moore型時序電路 ：輸出信號僅僅取決于存儲電路的狀態(tài)。即 Y=F Q 163.2 鎖存器及觸發(fā)器 3.2.1 鎖存器1基本RS鎖存器2D鎖存器3門控D鎖存器3.2.2 觸發(fā)器1D觸發(fā)器2JK觸發(fā)器3RS觸發(fā)器4T觸發(fā)器5帶置位、清零端的觸發(fā)器6觸發(fā)器集成電路7觸發(fā)器邏輯功能的轉(zhuǎn)換173.2 鎖存器及觸發(fā)器 共同點：具有存儲功能的 雙穩(wěn)態(tài) 元器件不同點：鎖存器是電平敏感的存儲元件觸發(fā)器是邊沿觸發(fā)的存儲元件鎖存器基本RS鎖存器，D鎖存器 ，門控D鎖存器

7、觸發(fā)器 D觸發(fā)器 ，JK觸發(fā)器， RS觸發(fā)器 ，T觸發(fā)器 帶置位、清零端的觸發(fā)器 ，觸發(fā)器集成電路 存儲狀態(tài) 0 態(tài)和 1 態(tài)均為穩(wěn)定的狀態(tài)183.2.1 鎖存器1基本RS鎖存器 （1）基本結(jié)構(gòu)及工作原理 由一對或非門交叉耦合而成的基本鎖存器:19基本 R S 鎖存器的工作原理 R0、 S0 ：輸出為穩(wěn)定的 0 態(tài) 或 1 態(tài) ， 即 Qn+1= Qn R0、 S1：輸出狀態(tài)為 1 態(tài)。即 Qn+1=1 R1 、S0：輸出狀態(tài)為 0 態(tài)。即 Qn+1=0R1、 S1 ：Q0、 0，此輸出既非0態(tài)，也非1態(tài)。 這種狀態(tài)非鎖存器的正常工作狀態(tài)，應(yīng)避免出現(xiàn)。 Qn： 接收信號之前的狀態(tài) （簡稱現(xiàn)態(tài)）

8、Qn+1：接收信號之后的狀態(tài) （簡稱次態(tài)）雙穩(wěn)態(tài)20（2）基本 R S 鎖存器的特性表及特性函數(shù) 特性表：反映鎖存器或觸發(fā)器的次態(tài)（Qn+1）與現(xiàn)態(tài)（Qn）以及輸入信號之間對應(yīng)關(guān)系的表格。類似于真值表 。特性函數(shù)：以邏輯表達(dá)式的方式反映鎖存器或觸發(fā)器的次態(tài)（Qn+1）與現(xiàn)態(tài)（Qn）以及輸入信號之間函數(shù)關(guān)系。輸 入功能說明RSQnQn+1000000110101011110001010110111保持置 1置 0不允許RSQn11100021（3）基本 R S 鎖存器時序圖 t9 時刻：R=0、S=0，鎖存器應(yīng)保持為雙穩(wěn)態(tài)中的 0 態(tài)或 1 態(tài) 但前一時刻R=S=1，使Q0、 0（非鎖存器的正常

9、狀態(tài)） t9 時刻鎖存器狀態(tài)無法確定，取決于兩或非門延遲的差異圖中虛線：表示這種不確定的狀態(tài)竟態(tài)現(xiàn)象：兩個有效信號同時撤銷所產(chǎn)生的狀態(tài)不確定的情況。 22（4）基本 R S 鎖存器的特點 電路比較簡單是組成各種功能更為完善的鎖存器及觸發(fā)器的基本單元輸入信號直接控制著輸出的狀態(tài)（稱為電平直接控制）具有保持、置1、置0功能 （根據(jù)輸入信號的不同 ）輸入信號R 、S之間有約束232. D 鎖存器（1）基本結(jié)構(gòu)及工作原理D0： Qn+1=0 D1： Qn+1=1 （2）特性表及特性函數(shù)置 0置 1DQnQn+1功能說明000010101111242. D 鎖存器（3）時序圖 （4） D 鎖存器的特點

10、電平直接控制 不存在RS觸發(fā)器的約束問題 具有置 0 及置 1 功能 253門控 D 鎖存器 （1）基本結(jié)構(gòu)及 工作原理 增加了控制同步的時鐘信號Clk ：Clk0：Qn+1=Qn ，鎖存器狀態(tài)不改變Clk1：Qn+1=D (由輸入信號D控制鎖存器狀態(tài)） （2）特性函數(shù):263門控 D 鎖存器（3）時序圖 （4）門控 D 鎖存器的特點 具有置 0 和置 1 功能 受同步時鐘Clk控制 Clk1 期間接收信號Clk0 期間鎖存，便于多個鎖存器同步工作 273.2.2 觸發(fā)器知識回顧：鎖存器和觸發(fā)器的異同？共同點：具有存儲功能的 雙穩(wěn)態(tài) 元器件不同點：鎖存器是電平敏感的存儲元件觸發(fā)器是邊沿觸發(fā)的存

11、儲元件存儲狀態(tài) 0 態(tài)和 1 態(tài)均為穩(wěn)定的狀態(tài)281. D 觸發(fā)器 （1）電路原理及邏輯符號 時鐘上升沿觸發(fā)291. D 觸發(fā)器 D 信號只在時鐘脈沖 Clk 的邊沿復(fù)制到 Q 端 這類觸發(fā)器又被稱為主從觸發(fā)器或邊沿觸發(fā)器 時鐘下降沿觸發(fā)30（2） 特性表及特性函數(shù) （3）狀態(tài)圖 1. D 觸發(fā)器 ClkDQn+1功能說明0011置 0置 101D/0/1/1/0/31上升沿觸發(fā)：（4） D 觸發(fā)器時序圖 32下降沿觸發(fā)：（4） D 觸發(fā)器時序圖 33 具有置 0 和置 1 功能 時鐘脈沖邊沿控制 便于多個觸發(fā)器同步工作 抗干擾能力強 （5） D 觸發(fā)器的特點 342. JK 觸發(fā)器 （1）電

12、路原理及邏輯符號 時鐘下降沿到來時： 若J=0，K=0，D=Q， ，觸發(fā)器狀態(tài)不改變?nèi)鬔=0，K=1，D=0， ，觸發(fā)器狀態(tài)變?yōu)?0 態(tài)若J=1，K=0，D=1， ，觸發(fā)器狀態(tài)變?yōu)?1 態(tài)若J=1，K=1，D= ， ，觸發(fā)器狀態(tài)與原來狀態(tài)相反35（2） JK 觸發(fā)器的特性表及特性函數(shù)ClkJKQnQn+1功能說明00000011010001101001101111011110保持置 0置 1翻轉(zhuǎn)36（3） JK 觸發(fā)器的狀態(tài)圖37（4） JK 觸發(fā)器時序圖38（5） JK 觸發(fā)器的特點具有保持、置0、置1、翻轉(zhuǎn)功能 邊沿時鐘脈沖控制 抗干擾能力強 在時鐘觸發(fā)器中，凡是具有保持、置0、置1及翻轉(zhuǎn)

13、功能的觸發(fā)器稱為JK觸發(fā)器。 393. RS 觸發(fā)器（1）邏輯符號 （2）特性表及特性函數(shù)特性表與RS鎖存器相同 特性函數(shù)： 輸 入現(xiàn)態(tài)次態(tài)功能說明ClkRSQnQn+10000保持00110101置101111000置01010110非法11140（3）RS觸發(fā)器的狀態(tài)圖 （4）RS觸發(fā)器的特點具有保持、置0、置1功能 邊沿時鐘脈沖控制 抗干擾能力強 R 、S有約束 3. RS 觸發(fā)器414. T 觸發(fā)器（1）邏輯符號 （2）特性表及特性函數(shù)ClkTQn+1功能說明0Qn保持1Qn翻轉(zhuǎn)424. T 觸發(fā)器（3）狀態(tài)圖 （4）時序圖43（5）T觸發(fā)器的特點 具有保持、翻轉(zhuǎn)功能 邊沿時鐘脈沖控制

14、 抗干擾能力強 在時鐘觸發(fā)器中，凡是具有保持、翻轉(zhuǎn)功能的觸發(fā)器稱為 T 觸發(fā)器。 4. T 觸發(fā)器445帶置位、清零端的觸發(fā)器 什么是置位、清零？為什么要置位、清零？如何置位、清零？455帶置位、清零端的觸發(fā)器 異步方式 當(dāng)置位或清零信號一產(chǎn)生就立刻進(jìn)行置位或清零 。同步方式 當(dāng)置位或清零信號產(chǎn)生后，還要等待時鐘脈沖的有效邊沿到來才進(jìn)行置位或清零操作 。簡而言之：置位或清零受時鐘信號 Clk 的約束，屬于同步置位或清零不受 Clk 約束，屬于異步46（1）帶異步置位、清零端的D觸發(fā)器ClkD功能說明11001同步置011110同步置10110異步置11001異步置000非法47（2）帶同步置位

15、、清零端的 JK 觸發(fā)器 486. 觸發(fā)器集成電路觸發(fā)器的集成電路很多，主要為 D 型和 JK 型觸發(fā)器。這里介紹兩種 :74HC74 雙 D 觸發(fā)器（有預(yù)置、清除端）74HC112雙JK觸發(fā)器（有預(yù)置、清除端）49（1）74HC74雙觸發(fā)器(帶異步置位、清零端） 74HC74芯片中包含兩個上升沿觸發(fā)的D觸發(fā)器，每個觸發(fā)器有獨立的異步置位端及清零端。50（2） 74HC112雙JK觸發(fā)器(有預(yù)置、清除端） 74HC112芯片中包含了兩個下降沿觸發(fā)的JK觸發(fā)器，每個觸發(fā)器有獨立的異步置位端及清零端。返回例3-3517觸發(fā)器邏輯功能的轉(zhuǎn)換 （1）用D觸發(fā)器構(gòu)造其他功能觸發(fā)器 D觸發(fā)器構(gòu)造RS觸發(fā)器

16、 RS觸發(fā)器的特性函數(shù) D觸發(fā)器的特性函數(shù) 527觸發(fā)器邏輯功能的轉(zhuǎn)換 D觸發(fā)器構(gòu)造T觸發(fā)器 T觸發(fā)器的特性函數(shù) D觸發(fā)器的特性函數(shù) 537觸發(fā)器邏輯功能的轉(zhuǎn)換 （2）用JK觸發(fā)器構(gòu)造其他功能觸發(fā)器JK觸發(fā)器構(gòu)造RS觸發(fā)器 S信號從J端接入，R信號從K端接入 547觸發(fā)器邏輯功能的轉(zhuǎn)換 JK觸發(fā)器構(gòu)造T 觸發(fā)器 JK觸發(fā)器的特性函數(shù) T 觸發(fā)器的特性函數(shù) 557觸發(fā)器邏輯功能的轉(zhuǎn)換 JK觸發(fā)器構(gòu)造D觸發(fā)器 JK觸發(fā)器的特性函數(shù) D觸發(fā)器的特性函數(shù) J=D， 563.3 時序電路的分析3.3.1 時序電路的分析方法3.3.2 時序電路的分析舉例573.3 時序電路的分析3.3.1 時序電路的分析

17、方法 ：分析步驟（1）根據(jù)給定的電路，寫函數(shù)表達(dá)式。包括： 輸出函數(shù)、各觸發(fā)器的激勵（驅(qū)動）函數(shù)。 （2）將各觸發(fā)器的驅(qū)動函數(shù)代入到各自的特性函數(shù)中，求觸發(fā)器狀態(tài)的次態(tài)函數(shù)。 （3）列出狀態(tài)表 。（4）設(shè)定初始值，畫狀態(tài)轉(zhuǎn)換圖及時序圖 。（5）結(jié)合輸入信號的含義，進(jìn)一步對電路功能進(jìn)行說明，并進(jìn)行能否自啟動的分析。 583.3.2 時序電路的分析舉例 【例3-1】分析電路，畫出狀態(tài)圖及時序圖。59（1）寫函數(shù)表達(dá)式 60（2）求觸發(fā)器的次態(tài)函數(shù) 將觸發(fā)器的激勵函數(shù)代入其中， 得觸發(fā)器的次態(tài)函數(shù)：61（3）列出狀態(tài)表現(xiàn) 態(tài)次 態(tài)輸出000001010011100101110111001011101

18、1110000101001101111011162（4）畫狀態(tài)圖及時序圖：假設(shè)初始狀態(tài)為00063（5）電路分析說明 電路的功能： 該電路每 6 個 Clk（時鐘脈沖）為 1 周期，三個觸發(fā)器 FF0、FF1、FF2 每間隔 1 個 Clk 依次進(jìn)行狀態(tài)改變，該電路的輸出 Y 僅在 Q2Q1Q0 的狀態(tài)為 100 時，輸出 0 ，其余情況輸出 1 。64關(guān)于是否是能自啟動電路的說明 有效狀態(tài)：時序電路中凡是被利用了的狀態(tài) 如 000、001、011、111、110、100有效循環(huán)：由有效狀態(tài)構(gòu)成的循環(huán)無效狀態(tài)：時序電路中沒被利用的狀態(tài) 如 010 及 101無效循環(huán)：由無效狀態(tài)所構(gòu)成的循環(huán)65

19、關(guān)于是否是能自啟動電路的說明在時序電路中，如果存在無效循環(huán)，則這種電路是有缺陷的。原因在于當(dāng)電路運行過程中由于干擾而脫離有效循環(huán)時，不能自動返回到有效循環(huán)中。不能自啟動時序電路：存在無效狀態(tài)且無效狀態(tài)構(gòu)成循環(huán)。 能自啟動的時序電路：雖然存在無效狀態(tài)，但無效狀態(tài)經(jīng)過若干個 Clk 脈沖后會自動進(jìn)入有效循環(huán)。 663.3.2 時序電路的分析舉例【例3-2】 分析電路畫出狀態(tài)圖時序圖說明電路功能 67電路有4個輸出Y0、Y1、Y2、Y3，輸出函數(shù)分別是： （1）寫函數(shù)表達(dá)式 68（2）求觸發(fā)器的次態(tài)函數(shù) 將觸發(fā)器的激勵函數(shù)代入其中， 得觸發(fā)器的次態(tài)函數(shù)：69（3）列出狀態(tài)表70（4）畫狀態(tài)圖及時序圖

20、 ：假設(shè)初始狀態(tài)為00 71（5）功能說明 是能循環(huán)輸出 4 個脈沖的順序脈沖發(fā)生器。電路中的兩個 JK 觸發(fā)器構(gòu)成了一個四進(jìn)制的計數(shù)器( 參見3.4)。電路中的 4 個與門構(gòu)成了一個 2-4 譯碼器。 可見：將計數(shù)器及譯碼器組合起來，可以方便地得到順序脈沖發(fā)生器。723.4 常用的時序邏輯電路 3.4.1 寄存器1基本寄存器2移位寄存器3帶并行輸入的移位寄存器4寄存器集成電路3.4.2 計數(shù)器1二進(jìn)制同步計數(shù)器2十進(jìn)制同步計數(shù)器3計數(shù)器集成電路4N進(jìn)制計數(shù)器的設(shè)計733.4 常用的時序邏輯電路 3.4.1 寄存器寄存：把二進(jìn)制數(shù)據(jù)或代碼暫時存儲起來寄存器：具有寄存功能的電路 由具有存儲功能的

21、鎖存器或觸發(fā)器構(gòu)成主要任務(wù)是暫時存儲二進(jìn)制數(shù)據(jù)或代碼一般不對存儲內(nèi)容進(jìn)行處理邏輯功能比較單一，電路結(jié)構(gòu)比較簡單74寄存器的分類（按功能） 基本寄存器：主要實現(xiàn)數(shù)據(jù)的并行輸入、并行輸出 移位寄存器：在移位脈沖的操作下，依次右移或左移數(shù)據(jù)，主要實現(xiàn)數(shù)據(jù)的串行輸入、串行輸出 （也可設(shè)計成既可串行輸入輸出、又可并行輸入輸出）并行輸入：多位數(shù)據(jù)一起送入寄存器中存儲并行輸出：多位數(shù)據(jù)一起從寄存器中讀出串行輸入：通過一條數(shù)據(jù)線，將數(shù)據(jù)逐位輸入至寄存器中串行輸出：通過一條數(shù)據(jù)線，將寄存器中的數(shù)據(jù)逐位讀出75（1）4 位 D 觸發(fā)器1個觸發(fā)器可以存儲 ？位二進(jìn)制數(shù)據(jù) 1 位若要寄存 n 位二進(jìn)制數(shù)據(jù)，需要 ？個

22、觸發(fā)器 n 個由 4 位 D 觸發(fā)器構(gòu)成 ？位寄存器 4 位76原理圖含異步清零輸入端功能：同步置數(shù)（Clk脈沖上升沿）異步清零（低電平有效）77（2）三態(tài)輸出寄存器 下圖能寄存 ？位 二進(jìn)制數(shù)據(jù) 為輸出使能控制端： = 0：電路輸出觸發(fā)器狀態(tài) = 1：信號不能輸出，輸出端呈高阻態(tài)（Z）782移位寄存器 功能：存儲代碼移位：寄存器中存儲的代碼能在移位脈沖的作用下依次左移或右移。適用于：實現(xiàn)數(shù)據(jù)串行并行轉(zhuǎn)換數(shù)值運算及數(shù)據(jù)處理按數(shù)據(jù)移動方向分類：右移、左移、雙向移位寄存器79（1）右移寄存器當(dāng)每一個Clk脈沖上升沿到來：Sin進(jìn)入觸發(fā)器FF0原來Q0、Q1、Q2的值分別進(jìn)入觸發(fā)器FF1、FF2、F

23、F3相當(dāng)于移位寄存器中原有的數(shù)據(jù)依次右移了一位 80（2）左移寄存器當(dāng)每一個Clk脈沖上升沿到來：Di 進(jìn)入觸發(fā)器FF3原來Q1、Q2、Q3的值分別進(jìn)入觸發(fā)器FF0、FF1、FF2相當(dāng)于移位寄存器中原有的數(shù)據(jù)依次左移了一位 813. 帶并行輸入的移位寄存器 帶并行加載的4位移位寄存器原理圖 ：2選1的數(shù)據(jù)選擇器 82 =0：實現(xiàn)移位寄存器功能 =1：實現(xiàn)并行加載數(shù)據(jù)的功能 該寄存器可實現(xiàn)： 并行輸入、并行輸出、串行輸入、串行輸出834. 寄存器集成電路74系列的集成寄存器有兩大類：(1) 基本寄存器。常用的型號： 74173具有三態(tài)輸出的4位D寄存器；741746位D觸發(fā)器；741754位D觸

24、發(fā)器。(2) 移位寄存器。常用的型號： 741648位移位寄存器(串行輸入，并行輸出)；741658位移位寄存器(并行輸入，互補串行輸出)；741668位移位寄存器(串、并行輸入，串行輸出)；741954位移位寄存器(并行存取，J、K輸入)；741998位移位寄存器(并行存取，J、K輸入)；741944位雙向移位寄存器 (并行存取)；74954位雙向移位寄存器(并行存取)；741984位雙向移位寄存器(并行存取)。84雙向移位寄存器74HC194的引腳圖CP：時鐘脈沖輸入端 ：異步清零端S1、S0：工作狀態(tài)控制端DSR：右移串行信號輸入端DSL：左移串行信號輸入端D0D3：并行信號輸入端Q0Q

25、3：寄存器輸出端 85雙向移位寄存器74HC194功能表 保持863.4.2 計數(shù)器計數(shù)器主要用于對時鐘脈沖計數(shù)通常情況計數(shù)器沒有另外的輸入信號，輸出僅僅由現(xiàn)態(tài)決定，因此是一種Moore型的時序電路。計數(shù)器的分類按觸發(fā)器是否同時翻轉(zhuǎn) 同步計數(shù)器 異步計數(shù)器按計數(shù)過程中計數(shù)值的數(shù)字增減 加法計數(shù)器 減法計數(shù)器 可逆計數(shù)器按數(shù)的進(jìn)制 二進(jìn)制計數(shù)器 十進(jìn)制計數(shù)器 N進(jìn)制計數(shù)器871二進(jìn)制同步計數(shù)器二進(jìn)制計數(shù)器：按二進(jìn)制數(shù)的規(guī)律進(jìn)行計數(shù)的計數(shù)器計數(shù)器主要由觸發(fā)器構(gòu)成，觸發(fā)器的個數(shù)決定了計數(shù)位數(shù)，從而決定了計數(shù)器的計數(shù)容量：2個觸發(fā)器構(gòu)成的計數(shù)器 計數(shù)值為 00、01、10、11，計數(shù)容量為 43個觸發(fā)

26、器構(gòu)成的計數(shù)器 計數(shù)值為 000、001、111，計數(shù)容量為 8n 個觸發(fā)器構(gòu)成的計數(shù)器，計數(shù)容量為 2n88例如：3 位二進(jìn)制計數(shù)器 每來一個計數(shù)脈沖，計數(shù)值變化一次：若為加法計數(shù)器，計數(shù)規(guī)律是 000、001、010、011、100、101、110、111若為減法計數(shù)器，計數(shù)規(guī)律是 111、110、101、100、011、010、001、00089（1）二進(jìn)制同步加法計數(shù)器 3 位二進(jìn)制同步加法計數(shù)器的狀態(tài)圖：000001010011100101110111Q2Q1Q0/C/0/0/0/0/0/0/0/190由狀態(tài)轉(zhuǎn)換圖列出狀態(tài)轉(zhuǎn)換表： 9192 分析是否能自啟動 3 個觸發(fā)器的 8 個狀

27、態(tài)均為有效狀態(tài)， 不存在無效狀態(tài) 無需驗證是否能自啟動 93 邏輯圖： 時序圖：使用JK型觸發(fā)器構(gòu)成 3 位二進(jìn)制同步加法計數(shù)器94 邏輯圖： 時序圖（時鐘上升沿觸發(fā)） ：使用D型觸發(fā)器構(gòu)成 3 位二進(jìn)制同步加法計數(shù)器95（2）二進(jìn)制同步減法計數(shù)器 3 位二進(jìn)制同步減法計數(shù)器的狀態(tài)圖：111110101100011010001000Q2Q1Q0/B/0/0/0/0/0/0/0/196由狀態(tài)轉(zhuǎn)換圖列出狀態(tài)轉(zhuǎn)換表： 9798 邏輯圖： 時序圖：使用JK型觸發(fā)器構(gòu)成 3 位二進(jìn)制同步減法計數(shù)器99（3） 可逆計數(shù)器定義：既能采用加法計數(shù)方式工作，又能采用減法計數(shù)方式工作的計數(shù)器。3 位二進(jìn)制同步可逆

28、計數(shù)器邏輯圖：1002. 十進(jìn)制同步計數(shù)器進(jìn)行十進(jìn)制計數(shù)器的設(shè)計前，首先要確定什么？答：采用哪一種二進(jìn)制編碼方案對十進(jìn)制數(shù)進(jìn)行編碼，也就是BCD碼的選擇。 這里，我們以使用最多的8421BCD碼為例介紹十進(jìn)制計數(shù)器的設(shè)計。8421BCD碼101（1） 十進(jìn)制同步加法計數(shù)器 畫出狀態(tài)圖 根據(jù)8421BCD碼加法計數(shù)器的計數(shù)規(guī)律，可畫出狀態(tài)轉(zhuǎn)換圖：102由狀態(tài)轉(zhuǎn)換列出狀態(tài)轉(zhuǎn)換表 無效狀態(tài)10101111表示為約束項，其次態(tài)及進(jìn)位輸出用“”表示。103 寫出輸出進(jìn)位函數(shù)及 4個觸發(fā)器的次態(tài)函數(shù) 104 分析是否能自啟動 105將結(jié)果填入到狀態(tài)圖中： 無效狀態(tài)沒有構(gòu)成無效循環(huán)，電路是能自啟動時序電路。

29、 106 畫邏輯圖107（2）十進(jìn)制同步減法計數(shù)器 畫出狀態(tài)圖 根據(jù)8421BCD碼減法計數(shù)器的計數(shù)規(guī)律，可畫出狀態(tài)轉(zhuǎn)換圖：108由狀態(tài)轉(zhuǎn)換列出狀態(tài)轉(zhuǎn)換表 無效狀態(tài)10101111表示為約束項，其次態(tài)及進(jìn)位輸出用“”表示。109 寫出輸出借位函數(shù)及 4個觸發(fā)器的次態(tài)函數(shù) 110 將無效狀態(tài)10101111分別代入輸出函數(shù)及狀態(tài)函數(shù)計算，得到以下結(jié)果： 分析是否能自啟動 111將結(jié)果填入到狀態(tài)圖中： 無效狀態(tài)沒有構(gòu)成無效循環(huán)，電路是能自啟動時序電路112 畫邏輯圖113（3）十進(jìn)制同步可逆計數(shù)器 參照前面二進(jìn)制同步可逆計數(shù)器的設(shè)計原理，可設(shè)計出十進(jìn)制同步可逆計數(shù)器 。1143計數(shù)器集成電路 集成

30、的74系列計數(shù)器有：741614位二進(jìn)制同步加法計數(shù)器，異步清零，同步置數(shù)；741634位二進(jìn)制同步加法計數(shù)器，同步清零，同步置數(shù)；741914位二進(jìn)制同步可逆計數(shù)器，異步置數(shù)；741934位二進(jìn)制同步可逆計數(shù)器，異步清零，異步置數(shù)，雙時鐘；74160十進(jìn)制同步計數(shù)器，異步清零，同步置數(shù)；74162十進(jìn)制同步計數(shù)器，同步清零，同步置數(shù)；74190十進(jìn)制同步可逆計數(shù)器，異步置數(shù)；74192十進(jìn)制同步可逆計數(shù)器，異步清零，異步置數(shù)，雙時鐘。 115 4 位二進(jìn)制同步加法計數(shù)器 74HC161 的引腳圖及功能表返回例3-41164位二進(jìn)制同步加法計數(shù)器 74HC161的邏輯圖1174位二進(jìn)制同步加法計數(shù)器74HC161功能說明CP：時鐘脈沖輸入端D3D0：并行數(shù)據(jù)輸入端異步清零輸入端CET、CEP：兩個使能控制端并行輸入控制端Q3Q0：計數(shù)值輸出端(1) =0：輸出端Q3Q0立即全輸出0異步清零(2) =1、 =0期間：當(dāng)下一個時鐘上升沿到來時，并行輸入D3D0數(shù)據(jù)同步置數(shù)。此數(shù)據(jù)作為計數(shù)初始值，從而可改變計數(shù)容量。(3) =1、 =1期間：CET=CEP=1：在時鐘上升沿到來時，計數(shù)器進(jìn)行