建立時(shí)間和保持時(shí)間關(guān)系詳解(共7頁(yè))

1、建立時(shí)間和保持時(shí)間關(guān)系(gun x)詳解圖1建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘(shzhng)信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)(xnho)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如圖1 。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時(shí)間的要求，當(dāng)然在一些情況下，建立時(shí)間和保持時(shí)間的值可以為零。 PLD/FPGA開(kāi)發(fā)軟件可以自動(dòng)計(jì)算兩個(gè)相關(guān)輸入的建立和保持時(shí)間。個(gè)人理解：1、建立時(shí)間（setup time）觸發(fā)器在時(shí)鐘沿到來(lái)之前，其數(shù)據(jù)的

2、輸入端的數(shù)據(jù)必須保持不變的時(shí)間；建立時(shí)間決定了該觸發(fā)器之間的組合邏輯的最大延遲。2、保持時(shí)間（hold time）觸發(fā)器在時(shí)鐘沿到來(lái)之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間；保持時(shí)間決定了該觸發(fā)器之間的組合邏輯的最小延遲。關(guān)于建立時(shí)間保持時(shí)間的考慮華為題目：時(shí)鐘周期為T，觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max，最小為T2min。問(wèn)：觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間T4應(yīng)滿足什么條件？分析：Tffpd：觸發(fā)器輸出的響應(yīng)時(shí)間，也就是觸發(fā)器的輸出在clk時(shí)鐘上升沿到來(lái)之后多長(zhǎng)的時(shí)間內(nèi)發(fā)生變化并且穩(wěn)定，也可以理解為觸發(fā)器的輸出延時(shí)。Tcomb：觸發(fā)

3、器的輸出經(jīng)過(guò)組合邏輯所需要的時(shí)間，也就是題目中的組合邏輯延遲。Tsetup：建立時(shí)間Thold：保持(boch)時(shí)間Tclk：時(shí)鐘(shzhng)周期建立時(shí)間容限：相當(dāng)于保護(hù)(boh)時(shí)間，這里要求建立時(shí)間容限大于等于0。保持時(shí)間容限：保持時(shí)間容限也要求大于等于0。由上圖可知，建立時(shí)間容限Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根據(jù)建立時(shí)間容限0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup0，可以得到觸發(fā)器D2的TsetupTclk-Tffpd(max)-Tcomb(max)，由于題目沒(méi)有考慮Tffpd，所以我們認(rèn)為Tffpd0，于是得

4、到TsetupT-T2max。由上圖可知，保持時(shí)間容限+TholdTffpd(min)+Tcomb(min)，所以保持時(shí)間容限Tffpd(min)+Tcomb(min)-Thold，根據(jù)保持時(shí)間容限0，也就是Tffpd(min)+Tcomb(min)-Thold0可以得到觸發(fā)器D2的TholdTffpd(min)+Tcomb(min)，由于題目沒(méi)有考慮Tffpd，所以我們認(rèn)為Tffpd0，于是得到TholdT2min。關(guān)于保持時(shí)間的理解就是，在觸發(fā)器D2的輸入信號(hào)還處在保持時(shí)間的時(shí)候，如果觸發(fā)器D1的輸出已經(jīng)通過(guò)組合邏輯到達(dá)D2的輸入端的話，將會(huì)破壞D2本來(lái)應(yīng)該保持的數(shù)據(jù) HYPERLINK

5、/zeal10174/255049/message.aspx 建立時(shí)間(shjin)與保持時(shí)間 HYPERLINK /word/156000.aspx o 時(shí)鐘(shzhng) 時(shí)鐘(shzhng)是整個(gè)電路最重要、最特殊的信號(hào)，系統(tǒng)內(nèi)大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行, 這就要求時(shí)鐘信號(hào)時(shí)延差要非常小, 否則就可能造成時(shí)序邏輯狀態(tài)出錯(cuò)；因而明確 HYPERLINK /word/155997.aspx o FPGA FPGA設(shè)計(jì)中決定系統(tǒng)時(shí)鐘的因素，盡量較小時(shí)鐘的延時(shí)對(duì)保證設(shè)計(jì)的穩(wěn)定性有非常重要的意義。 HYPERLINK /word/155999.aspx o 建立時(shí)間 建立時(shí)間與 H

6、YPERLINK /word/155998.aspx o 保持時(shí)間 保持時(shí)間建立時(shí)間（Tsu：set up time）是指在時(shí)鐘沿到來(lái)之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時(shí)間，如果建立的時(shí)間不滿足要求那么數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時(shí)間（Th：hold time）是指數(shù)據(jù)穩(wěn)定后保持的時(shí)間，如果保持時(shí)間不滿足要求那么數(shù)據(jù)同樣也不能被穩(wěn)定的打入觸發(fā)器。建立與保持時(shí)間的簡(jiǎn)單示意圖如下圖1所示。圖1 保持時(shí)間與建立時(shí)間的示意圖在FPGA設(shè)計(jì)的同一個(gè)模塊中常常是包含組合邏輯與時(shí)序邏輯，為了保證在這些邏輯的接口處數(shù)據(jù)能穩(wěn)定的被處理，那么對(duì)建立時(shí)間與保持時(shí)間建立清晰的概念非常重要。下面在認(rèn)識(shí)了

7、建立時(shí)間與保持時(shí)間的概念上思考如下的問(wèn)題。舉一個(gè)常見(jiàn)的例子。圖2 同步設(shè)計(jì)中的一個(gè)基本模型圖2為統(tǒng)一采用一個(gè)時(shí)鐘的同步設(shè)計(jì)中一個(gè)基本的模型。圖中Tco是觸發(fā)器的數(shù)據(jù)輸出的延時(shí)；Tdelay是組合邏輯的延時(shí)；Tsetup是觸發(fā)器的建立時(shí)間；Tpd為時(shí)鐘的延時(shí)。如果第一個(gè)觸發(fā)器D1建立時(shí)間最大為T1max，最小為T1min，組合邏輯的延時(shí)最大為T2max，最小為T2min。問(wèn)第二個(gè)觸發(fā)器D2立時(shí)間T3與保持時(shí)間T4應(yīng)該滿足什么條件，或者是知道了T3與T4那么能容許的最大時(shí)鐘周期是多少。這個(gè)問(wèn)題是在設(shè)計(jì)中必須考慮的問(wèn)題，只有弄清了這個(gè)問(wèn)題才能保證所設(shè)計(jì)的組合邏輯的延時(shí)是否滿足了要求。下面通過(guò)時(shí)序(s

8、h x)圖來(lái)分析：設(shè)第一個(gè)觸發(fā)器的輸入為D1，輸出為Q1,第二個(gè)觸發(fā)器的輸入為D2，輸出為Q2；時(shí)鐘統(tǒng)一在上升沿進(jìn)行采樣，為了便于(biny)分析我們討論兩種情況即第一：假設(shè)時(shí)鐘的延時(shí)Tpd為零，其實(shí)這種情況在FPGA設(shè)計(jì)中是常常滿足的，由于在FPGA 設(shè)計(jì)中一般是采用統(tǒng)一的系統(tǒng)時(shí)鐘，也就是利用從全局時(shí)鐘管腳輸入的時(shí)鐘，這樣在內(nèi)部時(shí)鐘的延時(shí)完全可以忽略不計(jì)。這種情況下不必考慮保持時(shí)間，因?yàn)槊總€(gè)數(shù)據(jù)都是保持一個(gè)時(shí)鐘節(jié)拍同時(shí)又有線路的延時(shí)，也就是都是基于CLOCK的延遲遠(yuǎn)小于數(shù)據(jù)的延遲基礎(chǔ)上，所以保持時(shí)間都能滿足要求，重點(diǎn)是要關(guān)心建立時(shí)間，此時(shí)如果D2的建立時(shí)間滿足要求那么時(shí)序圖應(yīng)該如圖3所示。從

9、圖中可以看出(kn ch)如果：T-Tco-TdelayT3即： Tdelay T-Tco-T3那么就滿足了建立時(shí)間的要求，其中T為時(shí)鐘的周期，這種情況下第二個(gè)觸發(fā)器就能在第二個(gè)時(shí)鐘的升沿就能穩(wěn)定的采到D2，時(shí)序圖如圖3所示。圖3 符合要求的時(shí)序圖如果組合邏輯的延時(shí)過(guò)大使得T-Tco-TdelayT3這也就是(jish)要求的D2的建立時(shí)間。從上面的時(shí)序圖中也可以看出，D2的建立時(shí)間與保持時(shí)間與D1的建立與保持時(shí)間是沒(méi)有關(guān)系的，而只和D2前面的組合邏輯和D1的數(shù)據(jù)傳輸延時(shí)有關(guān)，這也是一個(gè)很重要的結(jié)論。說(shuō)明了延時(shí)沒(méi)有疊加效應(yīng)。第二種情況如果時(shí)鐘存在延時(shí)，這種情況下就要考慮保持時(shí)間了，同時(shí)也需要考

10、慮建立時(shí)間。時(shí)鐘出現(xiàn)較大的延時(shí)多是采用了異步時(shí)鐘的設(shè)計(jì)方法，這種方法較難保證數(shù)據(jù)的同步性，所以實(shí)際的設(shè)計(jì)中很少采用。此時(shí)如果建立時(shí)間與保持時(shí)間都滿足要求那么輸出的時(shí)序如圖5所示。圖5 時(shí)鐘存在延時(shí)但滿足時(shí)序從圖5中可以容易的看出(kn ch)對(duì)建立時(shí)間放寬了Tpd，所以D2的建立時(shí)間需滿足要求：TpdT-Tco-T2maxT3由于建立時(shí)間與保持時(shí)間的和是穩(wěn)定的一個(gè)時(shí)鐘周期，如果時(shí)鐘有延時(shí)，同時(shí)數(shù)據(jù)的延時(shí)也較小那么建立時(shí)間必然是增大的，保持時(shí)間就會(huì)隨之減小，如果減小到不滿足D2的保持時(shí)間要求(yoqi)時(shí)就不能采集到正確的數(shù)據(jù)，如圖6所示。這時(shí)即T（TpdTco-T2min）T4 即TcoT2m

11、in-TpdT4從上式也可以看出如果Tpd0也就是時(shí)鐘的延時(shí)為0那么同樣是要求TcoT2minT4，但是在實(shí)際的應(yīng)用中由于T2的延時(shí)也就是線路的延時(shí)遠(yuǎn)遠(yuǎn)大于觸發(fā)器的保持時(shí)間即T4所以不必要關(guān)系保持時(shí)間。圖6 時(shí)鐘存在延時(shí)且保持時(shí)間不滿足要求下面用數(shù)字來(lái)說(shuō)明一下加深理解（以下舉例暫不考慮hold time）：建立時(shí)間Tsetup=Tdelay+ Tco- Tpd假設(shè)Tco（觸發(fā)器固有的建立時(shí)間）= 2ns 假設(shè)1，Clock Delay =0，Data delay=0，那么數(shù)據(jù)port的新數(shù)據(jù)必須在時(shí)鐘port的時(shí)鐘沿到來(lái)之前2ns趕到數(shù)據(jù)port，才能滿足觸發(fā)器的Tco。 假設(shè)2，Clock

12、delay=0，data Delay = 3ns，那么數(shù)據(jù)port的新數(shù)據(jù)必須在時(shí)鐘port的時(shí)鐘沿到來(lái)之前5ns就得趕到數(shù)據(jù)port，其中的3ns用來(lái)使新數(shù)據(jù)從數(shù)據(jù)port趕到觸發(fā)器的D端(由于data Delay ），剩下的2ns用來(lái)滿足觸發(fā)器的Tco。 假設(shè)3，Clock delay=1ns，data Delay = 3ns，由于時(shí)鐘port的時(shí)鐘沿推后1ns到達(dá)觸發(fā)器的時(shí)鐘端，那么數(shù)據(jù)port的新數(shù)據(jù)只需在時(shí)鐘port的時(shí)鐘沿到來(lái)之前4ns趕到數(shù)據(jù)port即可。 假設(shè)4，假設(shè)時(shí)鐘的周期T=4ns，即你的系統(tǒng)需要運(yùn)行在250M頻率上，那么以上的假設(shè)中，假設(shè)2顯然是不成立的，也就是說(shuō)在假設(shè)

13、2的情況下，你的系統(tǒng)運(yùn)行頻率是低于250M的，或者說(shuō)在250M系統(tǒng)里是有setup time violation的。在假設(shè)2的情況下，由于Tco及Tpd均是FPGA的固有特性，要想滿足4ns的T，那么唯一你能做的就是想方設(shè)法減小Tdelay，也就是數(shù)據(jù)路徑的延時(shí)。即所謂的找出關(guān)鍵路徑，想辦法優(yōu)化之。 總結(jié)，在實(shí)際的設(shè)計(jì)中，對(duì)于一個(gè)給定的IC,其實(shí)我們很容易看到T，Tpd，Tsetup，Th都是固定不變的（在跨時(shí)鐘域時(shí)，Tpd會(huì)有不同），那么我們需要關(guān)心的參數(shù)就是Tdelay，即數(shù)據(jù)路徑的延時(shí)，控制好了這個(gè)延時(shí)，那我們的設(shè)計(jì)就不會(huì)存在(cnzi)建立時(shí)間和保持時(shí)間不滿足的情況了！后記：有個(gè)著名的

14、筆試題,這樣說(shuō)道：時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間(shjin)最大為T1max，最小為T1min，該觸發(fā)器的數(shù)據(jù)輸出延時(shí)為Tco。組合邏輯電路最大延遲為 T2max,最小為T2min。假設(shè)D1在前，D2去采樣D1的數(shù)據(jù)（實(shí)際就是對(duì)圖2的文字描述），問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。這里給出一個(gè)簡(jiǎn)易公式供大家死記一下，以下兩個(gè)(lin )公式確定了D2的Tsetup和Thold：1) D1的Tco + max數(shù)據(jù)鏈路延時(shí) + D2的Tsetup T（即T3 D2的Thold（即T4 Tco + T2min）其實(shí)上面的式2可以從T3+T4=T推出，不過(guò)要注意把1)中的T2max改為T2min即可?？傊r(shí)間長(zhǎng)了，保持時(shí)間就短了。