一種高精度、低功耗采樣保持電路的設(shè)計

1、-. z目 錄 TOC o 1-3 h z u HYPERLINK l _Toc14737 1 引言 PAGEREF _Toc14737 1 HYPERLINK l _Toc18102 2 采樣保持電路根本理論分析及主要設(shè)計考慮 PAGEREF _Toc18102 3 HYPERLINK l _Toc32280 2.1根本采樣保持電路的分析 PAGEREF _Toc32280 3 HYPERLINK l _Toc12267 2.2采樣保持電路的性能指標(biāo) PAGEREF _Toc12267 3 HYPERLINK l _Toc30007 2.3 采樣保持電路構(gòu)造分析及選擇 PAGEREF _To

2、c30007 4 HYPERLINK l _Toc11508 2.3.1 采樣保持的根本構(gòu)造 PAGEREF _Toc11508 4 HYPERLINK l _Toc26382 2.3.3 電荷重分配式采樣保持電路 PAGEREF _Toc26382 5 HYPERLINK l _Toc27715 2.3.4 電容翻轉(zhuǎn)式采樣保持電路 PAGEREF _Toc27715 6 HYPERLINK l _Toc31691 3 采樣保持電路的設(shè)計與實現(xiàn) PAGEREF _Toc31691 9 HYPERLINK l _Toc683 3.1 采樣保持電路的整體構(gòu)造 PAGEREF _Toc683 9 H

3、YPERLINK l _Toc21715 3.2 采樣保持運算放大器的設(shè)計 PAGEREF _Toc21715 11 HYPERLINK l _Toc21619 3.2.1 運算放大器的性能參數(shù) PAGEREF _Toc21619 11 HYPERLINK l _Toc13304 3.2.2 幾種運放的構(gòu)造比擬 PAGEREF _Toc13304 12 HYPERLINK l _Toc30757 3.2.3 采樣保持放大器的設(shè)計與仿真 PAGEREF _Toc30757 13 HYPERLINK l _Toc18844 3.2.4 偏置電路的設(shè)計 PAGEREF _Toc18844 16 HY

4、PERLINK l _Toc26803 3.3 開關(guān)電容的選取 PAGEREF _Toc26803 17 HYPERLINK l _Toc18607 3.4 采樣開關(guān)的設(shè)計 PAGEREF _Toc18607 18 HYPERLINK l _Toc18917 3.4.1 MOS開關(guān)簡介 PAGEREF _Toc18917 19 HYPERLINK l _Toc6127 3.4.2 MOS開關(guān)非理想因素的分析 PAGEREF _Toc6127 19 HYPERLINK l _Toc22841 3.4.3 柵壓自舉開關(guān) PAGEREF _Toc22841 19 HYPERLINK l _Toc13

5、964 3.4.4 時鐘產(chǎn)生電路的設(shè)計 PAGEREF _Toc13964 21 HYPERLINK l _Toc13623 3.5 采樣保持電路總體仿真 PAGEREF _Toc13623 24 HYPERLINK l _Toc3065 4 采樣保持模塊幅員實現(xiàn) PAGEREF _Toc3065 26 HYPERLINK l _Toc27957 4.1 幅員設(shè)計根本原則 PAGEREF _Toc27957 26 HYPERLINK l _Toc28521 4.2 采樣保持電路幅員實現(xiàn) PAGEREF _Toc28521 26 HYPERLINK l _Toc13253 4.2.1 整體設(shè)計布

6、局 PAGEREF _Toc13253 26 HYPERLINK l _Toc4020 4.2.2 元器件幅員設(shè)計 PAGEREF _Toc4020 27 HYPERLINK l _Toc8975 4.2.3 各個模塊的幅員設(shè)計 PAGEREF _Toc8975 29 HYPERLINK l _Toc19705 4.2.4 整體幅員設(shè)計 PAGEREF _Toc19705 30 HYPERLINK l _Toc22272 5總結(jié) PAGEREF _Toc22272 33 HYPERLINK l _Toc18061 辭PAGEREF _Toc18061 34 HYPERLINK l _Toc82

7、37 參考文獻 PAGEREF _Toc8237 35 HYPERLINK l _Toc26339 附錄1 PAGEREF _Toc26339 36-. z1 引言近幾年微電子技術(shù)開展十分迅速，數(shù)字信號技術(shù)已經(jīng)十分廣泛，在生產(chǎn)生活中變得越來越重要，很多模擬電路在數(shù)字領(lǐng)域也變得能夠?qū)崿F(xiàn)1。模數(shù)轉(zhuǎn)換器ADC是數(shù)字信號和模擬信號的接口，已近成為各種數(shù)字系統(tǒng)中必不可少的一個模塊，它對整個數(shù)字系統(tǒng)有著十分巨大的作用。模數(shù)轉(zhuǎn)換電路的開展趨勢是高分辨率、高轉(zhuǎn)換速率、低功耗方向開展；采樣保持電路，它與模數(shù)轉(zhuǎn)換器有著一樣的開展方向。低電壓、高速、高精度的采樣保持電路一直是一個設(shè)計難點，也是一個研究熱點。研究主要

8、從采樣模式和保持模式兩方面進展，采樣模式包括柵壓自舉開關(guān)電路，MOS管電荷注入效應(yīng)，時鐘饋通效應(yīng)，開關(guān)導(dǎo)通電阻的非線性和噪聲；保持模式主要對運放的建立過程的研究。本設(shè)計討論的就是模數(shù)轉(zhuǎn)換器的一個最前端的模塊采樣保持電路。采樣保持電路sample hold devices)簡稱S/H，它是用在模擬/數(shù)字轉(zhuǎn)換系統(tǒng)中的一種電路2。作用是采集模擬輸入電壓在*一時刻的瞬時值，并在模數(shù)轉(zhuǎn)換器進展轉(zhuǎn)換期間保持輸出電壓不變，以供模數(shù)轉(zhuǎn)換。模數(shù)轉(zhuǎn)換需要一定時間，在轉(zhuǎn)換過程中，如果送給ADC的模擬量發(fā)生變化，則不能保證精度。采樣保持電路有兩種工作狀態(tài)：采樣狀態(tài)和保持狀態(tài)。采樣狀態(tài)：控制開關(guān)K閉合，輸出跟隨輸入變化

9、。保持狀態(tài)：控制開關(guān)K斷開，由保持電容Ch維持該電路的輸出不變。采樣保持電路在流水線ADC電路中有重要應(yīng)用，本文設(shè)計的就是流水線模數(shù)轉(zhuǎn)換器中的采樣保持電路。流水線構(gòu)造是通過將高精度的模數(shù)轉(zhuǎn)換分為多級低精度的模數(shù)轉(zhuǎn)換，每級可以流水工作，互不影響，這樣可以同時獲得高速和高分辨率，在流水線ADC電路的設(shè)計中，由于整個轉(zhuǎn)換器的動態(tài)圍不可能超越其前端采樣保持電路，所以采樣保持電路的性能將直接影響整個流水線ADC電路3。因此，流水線型模數(shù)轉(zhuǎn)換器在高速高分辨率場合得到了最廣泛的應(yīng)用。本課題結(jié)合現(xiàn)有條件,在0.13um CMOS工藝條件下，設(shè)計了適用流水線的模數(shù)轉(zhuǎn)換器的采樣保持電路。本文探討位于整個模數(shù)轉(zhuǎn)換器

10、最前端的采樣保持電路的研究和設(shè)計。采樣保持電路位于整個A/D轉(zhuǎn)換最前端，其性能上下決定了整個流水線ADC的精度與速度4。采樣保持電路的增益、輸入輸出圍和噪聲都直接影響到后面各個子ADC的工作；特別是噪聲會被后級電路放大，這是流水線ADC研究的一個重點，對于高性能采樣保持電路，主要是研究其速度和精度，速度主要與采樣保持電路的構(gòu)造、運算放大器的增益帶寬積以及采樣保持電路保持相位時的閉環(huán)相位裕度等有關(guān)。精度主要取決于采樣開關(guān)的非線性、采樣開關(guān)斷開時的溝道電荷注入、運算放大器的直流增益、開關(guān)噪聲以及運算放大器熱噪聲等。本論文分為五章，其中：第一章，提出研究的課題,介紹了課題研究的背景和意義，說明了采樣

11、保持電路的重要性。第二章，介紹了根本理論知識，重點分析了采樣保持電路的性能指標(biāo)和構(gòu)造選擇。第三章，詳細(xì)具體介紹采樣保持電路的設(shè)計與實現(xiàn)，首先給出采樣保持電路的總體圖，然后對電路各個模塊分別進展電路得搭建，最后用Tanner進展仿真。第四章，采樣保持電路幅員的設(shè)計。第五章，總結(jié)與展望。-. z2 采樣保持電路根本理論分析及主要設(shè)計考慮2.1根本采樣保持電路的分析采樣保持電路是對連續(xù)變化的模擬信號進展采樣，利用電容的電荷不突變的作用，在輸出端保持電壓不變，再將模擬信號進展量化和編碼，變成數(shù)字信號。所以必須在保持一定的時間，保證能夠完成量化編碼。根據(jù)采樣的時間間隔可以確定采樣的頻率。采樣保持電路有兩

12、個模式：采樣模式和保持模式5。在采樣模式下，輸出隨著輸入的變化而變化，也就是說輸出跟隨輸入。在保持模式下，電路的輸出的結(jié)果是采樣完畢時刻的數(shù)值。圖2-1是采樣保持電路的根本原理圖。Vin是輸入信號，采樣開關(guān)是一個簡單的MOS管。CLK是控制信號，它控制采樣電路工作模式的；Vout為輸出信號。采樣相時，CLK為高電平MOS管Q導(dǎo)通，輸入信號對保持電容充電，輸出隨輸入的變化而變化；保持相時，CLK為低電平，Q截止，CH將保持采樣完畢時刻的電壓值Vin采樣完畢。圖2-1 根本采樣保持電路begin if(clkevent and clk=1)then 模塊方框圖2.2采樣保持電路的性能指標(biāo)采樣信號的

13、圍FS是輸入信號的峰峰值VP-P。信噪比SNR是指輸出信號均方根值與總的噪聲均方根值的比值。通常用它的分貝形式dB來表示： 2-1量化噪聲是模數(shù)轉(zhuǎn)換器主要的噪聲來源，所以信噪比取決于轉(zhuǎn)換器的精度6。根據(jù)量化噪聲功率為V2LSB/12可一計算，在輸入正弦信號帶寬是所選取采樣頻率的一半為的情況下，該有限分辨率的理想量化ADC近似具有信噪比SNR(dB)=6.02N+1.76。信號噪聲及失真比SNDR是Signal-to-Noise-and-Distortion Ratio的簡寫又稱為信納比,是指輸出信號均方根值與總噪聲及諧波均方根植的比值。 2-2分辨率resolution指電路所能分辨的最小量化

14、信號的能力。當(dāng)一個采樣保持電路被用在模數(shù)轉(zhuǎn)換器的前端時就產(chǎn)生分辨率這個量。數(shù)字分辨率是指采樣保持電路處于保持相時，信號建立到誤差容許的圍所到達的位數(shù)。模擬分辨率是指所能分辨的模擬輸入量的最小增量，指1LSB所代表的模擬量7。2.3 采樣保持電路構(gòu)造分析及選擇2.3.1 采樣保持的根本構(gòu)造一個開關(guān)和一個采樣電容就構(gòu)成了一個簡單的采樣電路。采樣模式下，開關(guān)閉合，電容上的電壓跟隨輸入信號的變化而變化。保持模式下，開關(guān)翻開，輸入信號的瞬時值被采樣到電容上。輸入端的緩沖器A1用來提高輸入信號驅(qū)動能力，輸出端需要增加一個緩沖器A2來提高驅(qū)動負(fù)載能力。完整的采樣保持電路如圖2-2所示。開環(huán)采樣保持電路的主要

15、優(yōu)點是速度快，但是由于失真的原因，精度十分低。失真的主要是由于兩個原因：其一是緩沖器的增益非線性，二是與輸入信號相關(guān)的溝道電荷注入等效應(yīng)導(dǎo)致的失真。圖2-2 開環(huán)采樣保持電路 一個簡單的閉環(huán)的采樣保持電路如圖2-3所示。在采樣模式下，輸出跟隨輸入。在保持模式下，開關(guān)處于斷開的狀態(tài)，整體的反應(yīng)環(huán)也會被斷開，電容CH上采樣到此刻的輸入電壓，而且電容CH一直利用第二個運算放大器構(gòu)成反應(yīng)環(huán)。采用負(fù)反應(yīng)是改善非線性最常用的方法。閉環(huán)構(gòu)造的采樣保持電路主要的優(yōu)點是精度高，但是因為整個反應(yīng)環(huán)路中包含兩個運放，導(dǎo)致電路工作不穩(wěn)定，需要進展補償，從而就降低了電路的速度。圖2-3 根本的閉環(huán)采樣保持電路 在開關(guān)電

16、容電路中，應(yīng)用最廣泛的構(gòu)造是閉環(huán)構(gòu)造。在做流水線型模數(shù)轉(zhuǎn)換器的設(shè)計時，一般情況下都采用閉環(huán)的開關(guān)電容電路。2.3.3 電荷重分配式采樣保持電路在采樣保持電路中，常用的兩種閉環(huán)構(gòu)造是電荷重分配式和電容翻轉(zhuǎn)式6。電荷重分配式構(gòu)造如圖2-4所示。電路中一共使用4個電容。在采樣相時，兩個采樣電容采樣到差分輸入信號，然后在保持相時采樣電容的下極板連在一起，所以只有差模電荷被轉(zhuǎn)移到反應(yīng)電容Cf上。如果取兩個共模電平Vcm1和Vcm2都為Vcm，同時假設(shè)運放的增益十分理想，輸入端沒有失調(diào)，則根據(jù)采樣和保持相位的電荷守恒關(guān)系，假設(shè)保持相時，V*表示采樣電容的左極板電壓，Vota表示右極板電壓，則： 2-3 2

17、-4由上面的兩個式子，可得 2-5如果得到Cf=Cin，則說明完成了差模采樣。因為Cin采樣保持前后，兩端電壓懸空，由電荷守恒定律可知。 2-6化簡計算可得2-7由上述分析可知，如果知道Cin=Cf而且，輸入共模電平Vcm1與輸出共模反應(yīng)電路的共模電平Vcm2一致，則在采樣相和保持相時，OTA輸入端的共模點就應(yīng)該不會發(fā)生變化。圖2-4 電荷分配式采樣保持電路2.3.4 電容翻轉(zhuǎn)式采樣保持電路電容翻轉(zhuǎn)式采樣保持電路如圖2-5所示。整個電路構(gòu)造中只需要兩個電容，比電荷分配式構(gòu)造少了一半，在采樣相，輸入電容采樣到差分輸入信號。但是在保持相時，輸入電容會發(fā)生翻轉(zhuǎn)，將它們的下極板與放大器的輸出端連接到一

18、起，此時采樣到的共模和差模電荷就會同時發(fā)生轉(zhuǎn)移。在現(xiàn)在的高速高精度流水線ADC的設(shè)計中，電容翻轉(zhuǎn)式采樣保持電路還是要比電荷重分配式采樣保持電路應(yīng)用廣泛。原因在于翻轉(zhuǎn)式采樣保持電路的反應(yīng)系數(shù)大1，應(yīng)用的電容個數(shù)少，該構(gòu)造的采樣保持電路具有尺寸小、噪聲低的優(yōu)點。圖2-5 電容翻轉(zhuǎn)式采樣保持電路由于在采樣相和保持相，遵循電荷守恒定律，可得下式： 2-8 2-9式2-8減去式2-9，得 2-10這種電路構(gòu)造沒有保存共模構(gòu)造，所以也是一種差模信號采樣，可得 2-11由于共模反應(yīng)電路的作用運放輸入端的直流電位變化為： 2-12其中為輸入共模，為輸出共模。在采樣相和保持相使用的兩個電容都是Cin，所以從采樣

19、相到保持相時，共模和差模的電荷同時發(fā)生了轉(zhuǎn)移。共模負(fù)反應(yīng)電路的作用使運放輸出共模點不會發(fā)生變化，輸入端的共模點會發(fā)生改變，這需要OTA的輸入共模電位圍相對較大。兩種采樣保持電路構(gòu)造有各自的缺陷和優(yōu)點，需要考慮應(yīng)用的環(huán)境和所要求的性能指標(biāo)綜合考慮，選擇適宜的電路構(gòu)造。在適應(yīng)應(yīng)用環(huán)境的靈活性上，電荷重分配式采樣保持電路有明顯優(yōu)勢8。因為它在保持相時僅傳遞差模局部到輸出，可以各自選取不同的共模電平給輸入和輸出信號。電容翻轉(zhuǎn)式采樣保持電路的優(yōu)點是其反應(yīng)系數(shù)大。反應(yīng)系數(shù)大的帶來的好處就是電路的功耗和噪聲小。盡管如此，在功耗和噪聲上的優(yōu)勢還是十分小的。這是因為在實際電路中，寄生電容大大降低了反應(yīng)系數(shù)的值；

20、電容翻轉(zhuǎn)式增加了運放的設(shè)計難度，這會帶來更多的麻煩。綜合以上的分析，本設(shè)計采用了電荷重分配式采樣保持電路，既使模數(shù)轉(zhuǎn)換系系統(tǒng)能較好地應(yīng)用于單端輸入和多共模電平的差分輸入的情況。電荷重分配式和電容翻轉(zhuǎn)式采樣保持電路的具體比擬見表2-1所示。表2-1電荷重分配式和電容翻轉(zhuǎn)式采樣保持電路編號電荷重分配式電容翻轉(zhuǎn)式增益 反應(yīng)系數(shù)3 采樣保持電路的設(shè)計與實現(xiàn)3.1 采樣保持電路的整體設(shè)計整體設(shè)計方案時鐘電路自舉開關(guān)電路運算放大器電路開關(guān)電容 圖3-1 采樣保持電路構(gòu)造框圖1. 時鐘電路時鐘控制整個自舉開關(guān)的工作狀態(tài)。時鐘為低電平時，自舉開關(guān)處于關(guān)斷狀態(tài)；時鐘為高電平時，自舉開關(guān)處于導(dǎo)通狀態(tài)。2. 自舉開

21、關(guān)電路能很好地解決導(dǎo)通電阻非線性的問題，其根本原理是使開關(guān)的柵極電壓跟隨源極電壓的變化，這樣MOS管的導(dǎo)通電阻就為一恒定值，與輸入信號無關(guān)。3. 開關(guān)電容采樣電容采樣到輸入信號的瞬時值，并保持一段時間，直到保持相將電壓輸出。4. 運算放大器電路運算放大器電路將差分輸入信號放大后輸出，決定采樣保持電路的速度和精度。本設(shè)計采用的是電荷重分配式采樣保持電路構(gòu)造。整體的采樣保持電路具體構(gòu)造如圖3-2所示，它由全差分跨導(dǎo)運算放大器、柵壓自舉開關(guān)、MOS開關(guān)、采樣電容、反應(yīng)電容和時鐘控制電路組成。sw1和sw2是采樣開關(guān)，精度要求高，所以sw1和sw2采用的是柵壓自舉開關(guān)，目的是為了提高采樣的精度，抑制采

22、樣開關(guān)的非線性。后面的開關(guān)sw3sw9采用的只是普通的NMOS開關(guān)管。sw3sw9開關(guān)的柵極電壓是輸入的兩相不交疊時鐘經(jīng)過電壓自舉后形成的，分別為clk1f、clk1和clk2，它們的時序關(guān)系如圖3-3所示。電路中的Cs是采樣電容，Cf是反應(yīng)電容，OTA是運算放大器。 圖3-2 實際采用的采樣保持電路采樣保持電路的工作原理如下：在采樣相時，clk1和clk1f為高電平，clk2為低電平，sw1和sw2兩個自舉開關(guān)在clk1s為低電平時，恰好處于采樣輸出狀態(tài)。此時開關(guān)sw4、sw5和sw6的導(dǎo)通，使運放的輸入端短接到輸入共模電壓。開關(guān)sw8導(dǎo)通，運放的輸出通過sw8的導(dǎo)通短接在一起，并輸出共模輸

23、出電壓。此時，輸入差分信號Vin和Vip通過開關(guān)sw1和sw2對采樣電容Cs的下極板即左極板充電，反應(yīng)電容的下極板即右極板連接運放的輸出端。保持相時，clk2和clk1s為高電平，clk1和clk1f為低電平，sw3導(dǎo)通，其余開關(guān)均關(guān)斷，OTA工作在閉環(huán)反應(yīng)狀態(tài)，輸出采樣信號。clk1、clk2和clk1f的時序圖如圖3-3。 圖3-3 開關(guān)時序圖電荷重分配式采樣保持電路在采樣相和保持相電路的工作原理圖，如圖3-4所示。 圖3-4 實際采用的采樣保持電路圖3-4所示的采樣保持電路結(jié)合了全差分構(gòu)造和下極板采樣技術(shù)的優(yōu)點。電路分別采用一對電容Cs作為采樣電容，一對電容Cf為反應(yīng)電容。當(dāng)采樣相時，采

24、樣電容下極板連接到差分輸入信號上，同時OTA輸入連接理想輸入共模電壓Vicm，反應(yīng)電容下極板連接到理想輸出共模電壓Vocm；保持相時,反應(yīng)電容下極板連接到放大器輸出，而兩個采樣電容的下極板短接，采樣電容上的差分電荷完全轉(zhuǎn)移到反應(yīng)電容上，開關(guān)電容的輸出電壓可表示為： 3-1取Cs=Cf，輸出等于輸入，這就是電荷重分配采樣保持電路的工作過程。3.2 采樣保持運算放大器的設(shè)計在設(shè)計采樣保持運算放大器時，首先要考慮的是選擇一種適宜的電路構(gòu)造，選擇電路構(gòu)造的依據(jù)是電路應(yīng)用在什么場合和性能指標(biāo)的的要求。本設(shè)計中設(shè)計的運放應(yīng)用于高精度、低功耗的采樣保持電路中，環(huán)路增益、單位增益帶寬、相位裕度、輸入輸出擺幅等

25、性能指標(biāo)都是要重點考慮的因素。為了能獲得較大的輸出擺幅和可消除偶數(shù)階諧波，本設(shè)計中決定采用全差全差分構(gòu)造的運算放大器。但是全差分構(gòu)造運算跨導(dǎo)放大器的設(shè)計難度要比一般的運算放大器要大得多，因為需要參加穩(wěn)定輸出共模電平的共模負(fù)反應(yīng)電路，這會限制運算放大器的速度。3.2.1 運算放大器的性能參數(shù)在設(shè)計運放之前，先簡單討論一下運放的根本性能參數(shù)。 1.增益 運放的開環(huán)增益決定了使用運放的反應(yīng)系統(tǒng)的精度，通常的增益圍在100dB左右。如果綜合考慮輸出電壓擺幅這一類參數(shù)，必須知道的指標(biāo)是最小電壓增益。高的開環(huán)增益抑制系統(tǒng)非線性有著非常重要的作用。 2.帶寬一般把運放的單位增益帶寬作為衡量小信號帶寬GBW的

26、指標(biāo)9。由放大器的單位增益帶寬可以計算反應(yīng)系統(tǒng)的-3dB帶寬。-3dB帶寬對系統(tǒng)的建立速度有限制作用。所以可從速度或動態(tài)誤差的指標(biāo)求出帶寬參數(shù)。3.輸出擺幅開關(guān)電容系統(tǒng)的輸入信號是較大圍的信號值，所以要求放大器有大的電壓擺幅。利用全差分運放的方法，可以增加系統(tǒng)的輸出擺幅。需要整體的優(yōu)化考慮系統(tǒng)的性能指標(biāo)，因為偏置電流和輸出擺幅、速度等性能是互相影響的。 3.2.2 幾種運放的構(gòu)造比擬兩級放大器、折疊式共源共柵運算放大器、套筒式共源共柵放大器是目前被應(yīng)用最廣泛的運算放大器構(gòu)造。為了更好地設(shè)計適合于我所研究的采樣保持電路，我要簡單的分析和比照幾種運算放大器的構(gòu)造。在比擬他們之間的優(yōu)缺點過程中，增益

27、、速度、輸入輸出擺幅、噪聲和功耗是重點考慮的因素。兩級放大器最主要的的優(yōu)點是可以在保證高增益的根底上，確保較大的輸出擺幅。其中一個缺點是需要通過補償來穩(wěn)定電路來解決不穩(wěn)定的問題，但這會大大增加設(shè)計難度，并且會降低了系統(tǒng)的速度；還有另外一個缺點是電源抑制比低。折疊式共源共柵放大器相對于兩級放大器的優(yōu)勢是適用的環(huán)境是更高速的環(huán)境。它的主極點為輸出極點，次主極點與負(fù)載電容或補償電容等較大電容無關(guān)，只由寄生電容決定，因此這也是單級放大器的主要優(yōu)勢。但是折疊式共源共柵放大器有較多的電流支路，會產(chǎn)生較大的功耗。套筒式共源共柵主極點也為輸出極點，次主極點處的寄生電容相對于折疊式構(gòu)造更小，因此具有更高的次主極

28、點頻率，電流支路10。電路支路相對于折疊式也較少，因而功耗更低，同時具有最低的噪聲，其噪聲主要由輸入對管和負(fù)載管提供。共模圍窄和輸出擺幅較小都是它的劣勢。各種構(gòu)造的運放性能比擬如表3-1。表3-1各種構(gòu)造的運放性能比擬增益輸出擺幅速度噪聲功耗套筒式共源共柵折疊式共源共柵兩級中等中等高中等較高較高高高低低中等低低低高本設(shè)計中采用的是電荷重分配式采樣保持電路構(gòu)造。噪聲、功耗、速度、輸出擺幅是要考慮的因素。為了解決套筒式構(gòu)造號的輸入圍和輸出信號圍限制的缺陷，本設(shè)計采用了一種折疊式共源共柵的電路構(gòu)造。另外兩級運放構(gòu)造的輸出擺幅大。所以本設(shè)計采用兩級運放構(gòu)造。第一級為折疊共柵構(gòu)造，第二級為共源級構(gòu)造。3

29、.2.3 采樣保持放大器的設(shè)計與仿真運放設(shè)計的好壞直接影響著整個模數(shù)轉(zhuǎn)換器的精度和速度。為了到達一定的要求，在設(shè)計過程中要綜合考慮很多因素，尤其是本設(shè)計的ADC要現(xiàn)低功耗，高精度和高速度的前提下，所以電路構(gòu)造的選擇對電路的好壞起了至關(guān)重要的作用。根據(jù)模數(shù)轉(zhuǎn)換器ADC指標(biāo)的要求確定該運算放大器的指標(biāo)，然后再確定具體的電路。1. 直流增益Av采樣保持電路分解為采樣和保持兩種工作狀態(tài)。設(shè)運算放大器的流增益為Av，由電荷守恒定理知： 3-3是反應(yīng)系數(shù)。通過計算可得，由公式3-3可得，Vout與Vin相差1/Av。對于B bit的模數(shù)轉(zhuǎn)換器，誤差值1/Av要小于Fs/2B+1。所以直流增益滿足條件： 3

30、-4 對于10bit的模數(shù)轉(zhuǎn)換器。反應(yīng)系數(shù)為0.5，直流增益為88.5dB。所以留一定的余量，取Av=90dB.2. 單位增益帶寬單位增益帶寬是與運算放大器的速率息息相關(guān)的。當(dāng)系統(tǒng)工作在保持相時，輸入小信號電壓Vin的階躍電壓，輸出的的階躍響應(yīng)為：3-5P1是極點，所以建立時間產(chǎn)生的誤差為：3-6對于ADC系統(tǒng)，誤差Verror必須小于LSB/2。所以可得：3-7計算可得3-8得出閉環(huán)的帶寬為BW=75MHz。開環(huán)單位增益帶寬為BW/，即為2BW=150MHz。3. 相位裕度通過研究時域閉環(huán)系統(tǒng)響應(yīng)可以更好的理解適當(dāng)?shù)南辔辉６葘τ谙到y(tǒng)穩(wěn)定度的重要性。相位裕度越大，系統(tǒng)可以快速穩(wěn)定，但是對于過大

31、的相位裕度，信號建立減慢了。相位裕量至少要45，60的相位裕量對于閉環(huán)系統(tǒng)信號的建立速度最快，而且也不會出現(xiàn)過多的振鈴。本設(shè)計采用兩級運放構(gòu)造，第一級為折疊式共源共柵構(gòu)造，以提供較高增益；第二級為共源級構(gòu)造。具體電路構(gòu)造如圖 3-5所示。 圖3-5 運算放大電路電路中M1、M2為兩個PMOS差分對輸入管，采用PMOS管作為輸入管是由于PMOS管具有很高的的輸入阻抗，兩個PMOS管的漏極分別連接與M3、M4的源級相連，M1、M2與M3、M4共同構(gòu)成了折疊式的差分輸入電路模塊；M5和M6兩個NMOS管一起構(gòu)成了運放電路的兩條支路偏置電流源；M7、M8、M9、M10共同構(gòu)成了主電路的局部，M0是尾電

32、流源，采用了一個PMOS管，產(chǎn)生的電流流入M1、M2的源級，輸入信號參加輸入級后就會正常工作。Vbias1、Vbias2、Vbias3是偏置電壓，其作用是保證各個管子導(dǎo)通之后產(chǎn)生相應(yīng)的漏極電流，因為只有適宜的漏極電流各個管子才會正常工作，并且產(chǎn)生相應(yīng)的輸出。Vbias1、Vbias2、Vbias3是由偏置電路提供。主電路的設(shè)計采用的是兩級級聯(lián)的構(gòu)造。第一級差分放大電路是采用兩個PMOS管作為差分輸入管的折疊式共源共柵構(gòu)造，PMOS管的使用可以大大提高運放的增益，與普通全差分構(gòu)造和套筒式構(gòu)造相比，折疊式共源共柵構(gòu)造的使用能夠使設(shè)計得到一個比擬合理的設(shè)計效果。在提高集成運放電路增益的同時，電路設(shè)計

33、還需要考慮噪聲對電路性能的影響，采用對稱式的管子構(gòu)造可以將電路的輸出噪聲影響降低到最小。折疊式構(gòu)造功耗也相對較大，與其良好的輸出擺幅相比還是可以承受的。第二級采用共源級構(gòu)造，這樣就會有較低的輸出阻抗同時還需要考慮輸出擺幅的影響兩級構(gòu)造的一個好處是可以將運放的單位增益帶寬和相位裕度根本上可以由兩級分別實現(xiàn)，降低了設(shè)計難度，還需要說明的一點是，折疊構(gòu)造還可以進一步的保證電路的匹配，使得失調(diào)進一步的減小。(1)增益的計算運放的增益表達式為： 3-8式中的Au為增益，Gm為M1、M2的等效跨導(dǎo)，Rout為輸出阻抗?？梢杂嬎爿敵鲭娮鑂out的值為： 3-9第一級運放的增益Av1為： 3-10由此表達式可

34、以看出來，這種構(gòu)造能夠?qū)崿F(xiàn)較高的增益。第二級運放的增益Av2為： 3-11其中，Gm表示晶體管M11的跨導(dǎo)，Rout是晶體管M11和晶體管M12的輸出阻抗的并聯(lián)值。(2)輸出擺幅的計算先計算單邊輸出，其輸出最大電壓為 3-12輸出最小電壓為 3-13所以差分輸出擺幅為： 3-14在設(shè)計時Vdsat-M11=Vdsat-M12=0.4V，則可以得到輸出擺幅為1V，可見帶電流源負(fù)載的共源級輸出能夠提供較大的擺幅，還能提供適當(dāng)?shù)脑鲆妗Ｊ紫日{(diào)整每個MOS管的柵端偏置電壓，使運放工作在正常的直流工作點，然后對運放進展交流分析。在保持相時，運放工作在環(huán)模式，且閉環(huán)反應(yīng)系數(shù)為1/2，影響負(fù)反應(yīng)系統(tǒng)穩(wěn)定的是環(huán)

35、路增益A(s)的頻率特性。下面對整個運放進展仿真，負(fù)載電容為4.5pF，對環(huán)路增益A(s)進展分析，其輸出幅頻特性和相頻特性如圖3-6所示。 圖3-6 整體放大器電路的頻率特性由圖中幅頻特性可知主運放的環(huán)路直流增益為A =93.4dB，環(huán)路增益帶寬為 95MHz，相位裕度為 50，滿足設(shè)計指標(biāo)。環(huán)路直流增益大于90dB,與理論計算值相當(dāng)，但是單位增益帶寬95MHz有點小，單位增益帶寬是與運算放大器的速率息息相關(guān)的，這會導(dǎo)致運算放大器的速率較小，進而使整個采樣保持電路的速率偏低，誤差較大。 偏置電路的設(shè)計本設(shè)計應(yīng)用了共源共柵構(gòu)造的偏置電路，如圖3-7所示。在偏置電路中，Vbias3為M0提供偏置

36、電流，Vbias1為M3、M4提供偏置電壓，Vbias1為M5、M6、M12提供偏置電壓。M16管的漏極與偏置電流源Iref相連，M16管與M13管構(gòu)成鏡像電流源的構(gòu)造，基準(zhǔn)電流Iref通過鏡像構(gòu)造把Iref按M16管寬長比的比例鏡像到M13管，在M13管的漏極產(chǎn)生一個與基準(zhǔn)電流成比例的電流。M16管和M13管的柵極與偏置電流源Iref相連，從而產(chǎn)生了偏置電壓Vbias3；M14管的柵極與電阻R2上端相連一起構(gòu)成輸出偏置電壓Vbias1，電流流過R2下端與M15管柵極相連一起構(gòu)成輸出偏置電壓Vbias2。圖3-7偏置電路對偏置電路進展瞬態(tài)仿真，得到波形如圖3-8。圖3-8偏置電路的仿真波形有仿

37、真結(jié)果可知，偏置電壓Vbias1為1.52V,偏置電壓Vbias2為0.72V,偏置電壓Vbias3為1.26V。Vbias3為M0提供偏置電流，所以M0的柵極電壓Vg為1.26V，M0是PMOS管，源極電壓為Vs=1.8V，過驅(qū)動電壓Vds。 3-15 由0.13um工藝模型知，Vth=-0.7V，由式3-15計算可知Vds=0.16V,M0正常工作。3.3 開關(guān)電容的選取熱噪聲直接限制開關(guān)電容中的電容取值。電容值越大，熱噪聲相對較小。但是大電容會消耗芯片面積和能量。所以，根據(jù)設(shè)計參數(shù)的需求，恰當(dāng)?shù)倪x取電容值是很必要的。采樣相時，電容Cs和電容Cf上得到的熱噪聲能量分別為： 3-16 3-1

38、7在保持相時，采樣相時得到的噪聲能量疊加到輸出，外加放大器本身也奉獻熱噪聲和負(fù)載電容相關(guān)，因此表達在輸出上的總熱噪聲能量為： (3-18) 式3-18中的前兩項為開關(guān)電容反應(yīng)網(wǎng)絡(luò)所奉獻的熱噪聲能量，后一項為放大器奉獻的熱噪聲能量，其中Cleff為開關(guān)電容的有效負(fù)載電容，為反應(yīng)數(shù)，表達式分別為3-18和3-19所示：3-193-20其中Cf為放大器的噪聲系數(shù)。Cl為采樣保持電路的輸出，Cp為放大器的輸入寄生電容。一個 B bit的ADC量化噪聲為： 3-21 因為假設(shè)余下每級MDAC和本級采樣保持器的噪聲各奉獻一半，所以有： 3-22 結(jié)合式3-18到3-22得到開關(guān)電容的值為： 3-23 3-

39、23式中各系數(shù)均選取比擬保守的數(shù)值，可以得到開關(guān)電容的最小值為 4.5pF。最后設(shè)計中采樣保持電路采用的Cs 和Cf 優(yōu)化結(jié)果為 5pF。 3.4 采樣開關(guān)的設(shè)計采樣保持電路功能的實現(xiàn)，采樣開關(guān)和電容是采樣保持電路的非常重要的組成局部，所以采樣開關(guān)對整個電路的采樣精度和速率起到了非常重要的作用。采樣開關(guān)的性能上下與否會直接影響ADC的速率和精度，這就要求我們設(shè)計高精度的采樣開關(guān)。3.4.1 MOS開關(guān)簡介可以用簡單的晶體管作為一個開關(guān)11。這是因為：a當(dāng)通過晶體管的電流為零時，晶體管依然是可以導(dǎo)通的；b晶體管源極和漏極電壓與柵極電壓沒有直接的關(guān)系。用晶體管做開關(guān)有兩點特性：首先，MOS開關(guān)的源

40、極和漏極是可以互換的，可以雙向傳輸傳輸電流；其次，當(dāng)clk為高電平時，輸出可以跟隨輸入的變化。當(dāng)clk為低電平時，采樣電容采樣到輸入信號的瞬時電壓值。3.4.2 MOS開關(guān)非理想因素的分析當(dāng)然MOS開關(guān)的非理想因素也是十清楚顯的，也是較多的，例如MOS導(dǎo)通電阻的非線性；溝道電荷注入效應(yīng)等。輸出電阻是非線性電阻，它是與一個與輸入信號相關(guān)的，這種非線性電阻將在輸出信號中帶來諧波失真。如圖3-9所示，可以看到NMOS和PMOS的導(dǎo)通電阻與輸入信號的關(guān)系。 圖3-9 MOS導(dǎo)通電阻3.4.3 柵壓自舉開關(guān) 柵壓自舉開關(guān)很好地解決導(dǎo)通電阻非線性的問題，本文設(shè)計了柵壓自舉開關(guān)，其根本原理是使開關(guān)的柵極電壓

41、跟隨源極電壓的變化，MOS管的導(dǎo)通電阻是與輸入信號無關(guān)的一個恒定值。 圖3-10利用柵壓自舉技術(shù)的NMOS晶體管如圖3-10所示柵壓自舉開關(guān)的根本原理，電壓高于其源極電壓一個固定值V*，所以就可以保證柵極與源極壓降VGS為恒定值。柵壓自舉開關(guān)能降低MOS開關(guān)導(dǎo)通電阻的非線性，可以提高輸入開關(guān)的線性度，減小失真9。在具體的應(yīng)用電路中這種電路一般用在整個采樣電路的最前端。圖3-11所示的電路圖是本設(shè)計中采用的構(gòu)造。圖3-11 柵壓自舉開關(guān)clk1s是控制時鐘。clk1s控制自舉開關(guān)的導(dǎo)通與關(guān)斷。在保持相時,clk1s為高電平，MOS管M7導(dǎo)通；M8柵極經(jīng)過inv放電，使其與地相連。同時，M3和M4

42、導(dǎo)通，VDD給電容C3充電。在采樣相時，clk1s為低電平，M4截止，電容C3上的電荷保持不變，此時M5導(dǎo)通，存儲在C3上的電壓被加到M8的柵極，M6和M8導(dǎo)通，M6使得M8的柵電壓跟隨源電壓Vin，保持柵源電壓差為VDD，而與輸入信號Vin無關(guān)，到達了柵壓自舉的效果。M1、M2、C1和C2組成時鐘倍乘電路，它確保C1和C2的初始狀態(tài)，增加了電路的速度。這一局部的主要功能是保證在_clk1s為高電平時，M3能夠?qū)?，對電容C3充電。設(shè)計時需要注意一點，為了讓C3充電的速度足夠快，M3的寬長比需要較大的值，本設(shè)計中M3的寬長比是M1和M2的4倍。圖3-12給出了自舉采樣開關(guān)的輸入輸出波形圖。圖3

43、-12 柵壓自舉開關(guān)入輸出波形圖從圖中可以看出，采樣相時，輸出Vout跟隨輸入電壓Vin變化；保持相時，采樣開關(guān)關(guān)斷，輸出電壓根本為零。這就說明柵極與源極壓降VGS為恒定值，很好的解決采樣開關(guān)的非線性。3.4.4 時鐘產(chǎn)生電路的設(shè)計整個采樣保持電路的正常工作都是在兩相非交疊時鐘下完成的。為了讓運算放大器能很好的建立信號，需要時鐘產(chǎn)生電路生成兩相非交疊時鐘。本設(shè)計采用了下極板采樣技術(shù)來消除電荷注入效應(yīng)，這就需要比clk1提前一相關(guān)斷的時鐘clk1f來控制連接在上極板上的開關(guān)。采樣保持部的時鐘產(chǎn)生電路的輸入為兩相不交疊時鐘clk1_org和clk2_org，這兩相時鐘由占空比穩(wěn)定電路輸出，這兩相時

44、鐘經(jīng)過部時鐘產(chǎn)生電路后輸出三相時鐘clk1f、clk1和clk2。clk1f的下降沿超前clk1的下降沿一定時間，clk1和clk2為反相非交疊時鐘，clk1和clk1f控制采樣相，clk2控制保持相。圖3.13為時鐘clk1產(chǎn)生電路。 圖3-13 時鐘CLK1產(chǎn)生電路電路工作原理如下：電路中除了M4為PMOS管，其余MOS管均為N型。M1、M2、C1和C2組成時鐘倍乘電路。當(dāng)clk1_org為高電平時，A點也為高電平，對電容C1充電，使得M2導(dǎo)通，電源電壓對C2充電，最后使得M1和M3也導(dǎo)通對電容C3充電。但是此時M4截止，A點高電平經(jīng)過反相器inv4后變?yōu)榈碗娖剑琈5管導(dǎo)通，此時clk1輸

45、出低電平。為了使充電速度加快，M3的寬長比擬大，是M1和M2寬長比的兩倍。圖3-14和圖3-15分別為時鐘clk1f和clk2產(chǎn)生電路。工作原理同clk1時鐘產(chǎn)生電路，不再重復(fù)。 圖3-14 時鐘CLKf產(chǎn)生電路 圖3-15 時鐘CLK2產(chǎn)生電路圖3-16為采樣保持部時鐘產(chǎn)生電路的輸入時鐘clk1_org和clk2_org時序關(guān)系圖，從圖中可以看出這是兩相非交疊時鐘。 圖3-16 時鐘產(chǎn)生電路的輸入時鐘圖3-17為采樣保持部時鐘產(chǎn)生電路的輸出時鐘clk1f、clk1和clk2時序圖。 圖3-17 輸出時鐘仿真圖由圖3-17可知，clk1f、clk1和clk2是三相時鐘。clk1f的下降沿超前c

46、lk1的下降沿提前了100PS，能夠減小時鐘饋通效應(yīng)，clk1和clk2為反相非交疊時鐘。clk1和clk1f控制采樣相，clk2控制保持相，能夠使采樣電路正常工作。3.5 采樣保持電路總體仿真采樣保持電路的總體電路構(gòu)造和設(shè)計思想已經(jīng)在3.1節(jié)中介紹了，下面對采樣保持電路進展仿真。眾所周知，在所有電壓輸入圍，到達一樣的建立精度，輸入最大值與最小值電壓時，建立速度最慢，也就是在給定的時間，最大值與最小值的輸入電壓所得到的輸出電壓與理想值電壓的誤差最大，因此只要這兩個最值電壓輸入的電壓輸出誤差滿足系統(tǒng)要求，其它所有值也都將滿足。下面在采樣保持電路的輸入端加差分電壓0.35V和-0.35V，時鐘頻率

47、為100MHz，差分輸出波形如圖3-18所示。 圖3-18 采樣電路總體輸出波形 從圖3-18波形可以看出保持相時輸出信號最終值在680.00mV，720.00mv之間，與理想電壓的誤差為20mV，誤差較大，但根本到達了10位的精度要求。造成誤差的主要原因是放大器的單位增益帶寬較小，放大器的速度慢，采樣道德信號保持的時間短。4 采樣保持模塊幅員實現(xiàn)幅員是集成電路設(shè)計者將設(shè)計并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，是設(shè)計者和制造者的接口12。它包含了尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。集成電路制造廠家根據(jù)這些信息來制造掩膜。雖然模擬電路設(shè)計本身很重要，但是如果不注意幅員設(shè)計中的一些

48、細(xì)節(jié)問題，就不能保證所設(shè)計出的幅員和原電路具有一樣的功能，導(dǎo)致設(shè)計失敗。 4.1 幅員設(shè)計根本原則本課題設(shè)計的采樣保持電路的幅員采用了0.13um的CMOS 混合信號工藝。在高速模數(shù)混合信號電路設(shè)計中，需要考慮更多的誤差源，如芯片的工藝、溫度、電源電壓的變化、信號線間的寄生耦合、器件的寄生參數(shù)、匹配性考慮等。此外，由于數(shù)字電路的存在，電源和襯底引入了大量的開關(guān)噪聲，直接影響了模擬電路的正常工作，影響電路的性能。根據(jù)各誤差源的產(chǎn)生方式和特點，在幅員設(shè)計中要有針對性地加以處理，通常遵循以下設(shè)計原則： 1. 數(shù)字和模擬電路分別采用獨立的電源線和地線； 2. 使用厚金屬層來分布電源網(wǎng)絡(luò)，并且使用旁路電

49、容來濾除電源線上的高頻信號變化； 3. 假設(shè)有多余空間，襯底和阱應(yīng)多打接觸孔； 4. 對稱差分信號線或并行信號線，走線盡量對稱且一致； 4.2 采樣保持電路幅員實現(xiàn)4.2.1 整體設(shè)計布局在模擬電路設(shè)計中，為了減小誤差和失調(diào)，可以消除偶次諧波失真的全差分電路得到了廣泛應(yīng)用。因此在實際的幅員設(shè)計中，全差分電路的正負(fù)兩端電路的匹配變得極為重要，否則會給電路帶來失調(diào)誤差和非線性失真。在采樣保持模塊幅員設(shè)計中，對稱性一般從以下幾方面進展考慮：信號傳輸布線的對稱性。信號傳輸布線是否對稱主要會影響差分電路的寄生電容、寄生電阻。運放輸入對管和負(fù)載管的匹配性。MOS 管的匹配一般通過穿插耦合的布局來實現(xiàn)，當(dāng)幅

50、員工藝出現(xiàn)階梯式的偏差時，兩對管將幾乎同樣地受到影響，而不會只有一邊管子的工藝發(fā)生變化，這樣 MOS 管的匹配性將大大增強。3. 采樣和保持電容的匹配性。在電容的幅員設(shè)計中，兩條通路中的采樣電容和反應(yīng)電容分別做成中心對稱形式。 4.2.2 元器件幅員設(shè)計1. MOS管幅員的的繪制繪制PMOS單元：PMOS中要用到N WELL 、P Select、 Poly、Metal1、Active Contact、Active 等圖層，如圖4-1是寬長比為10的PMOS管幅員。 圖4-1 PMOS幅員 繪制NMOS單元：PMOS中要用到 N Select、 Poly、Metal1、Active Contac

51、t、Active 等圖層，如圖4-2是寬長比為10的NMOS管幅員。 圖4-2 NMOS幅員 本設(shè)計將所有NMOS管都繪制在上方的n阱中，而NMOS都繪制在下方的p襯底上。在Vdd周圍進展n擴散，在參加有源區(qū)，這樣便使整個n阱為高電平。作相應(yīng)的處理使p襯底與GND接觸為低電平。這樣便不需要再對每個器件的襯底進展連接，節(jié)省芯片面積，同時保證n阱與p襯底的PN結(jié)反偏。2. 電阻幅員的的繪制常用的電阻有多晶硅電阻、N型擴散區(qū)電阻、P型擴散區(qū)電阻、P型襯底電阻和N阱電阻。本設(shè)計采用多晶硅電阻，電阻R要用到 Poly、Metal1、Poly Contact等圖層，如圖4-3是多晶硅電阻幅員。 圖4-3

52、電阻R幅員 取多晶硅電阻的方塊電阻=1k。故可由多晶硅電阻計算公式： 假設(shè)R=5K，可算得各電阻的寬長比為0.2。3. 電容幅員的的繪制繪制電容單元如圖4-4，電容中要用到Poly、Poly2、Metal1、Poly Contact、Poly2 Contact、Poly-Poly2 Capacitor ID等圖層。 圖4-4 電容幅員 電容的有效面積是Poly、Poly2的正對面積，也就是Poly2的面積。圖中盡量多的放接觸點是為了減小金屬與多晶硅之間的接觸電阻。分別把Poly接觸孔、Poly2接觸孔用Metal1連接起來，作為電容與外界相連的兩個端口。4.2.3 各個模塊的幅員設(shè)計1. 時鐘

53、產(chǎn)生電路的幅員在時鐘產(chǎn)生電路中，使用到的器件有NMOS、PMOS、電容、反相器等。在繪制幅員的過程中首先例化這些器件，然后用POLY或Metal連線，最后參加輸入輸出引腳。 圖4-5 時鐘CLK1產(chǎn)生電路幅員 2. 自舉開關(guān)電路的幅員畫自舉開關(guān)的幅員，首先例化NMOS、PMOS、電容、反相器等。合理布局并連線，再加輸入輸出端口。 圖4-6 自舉開關(guān)電路幅員 3. 偏置電路的幅員偏置電路是放大器的一個模塊，其幅員如圖4-7所示。 圖4-7 偏置電路幅員 4. 運算放大器電路的幅員畫運算放大器電路的幅員時，要引用偏置電路，要注意負(fù)載電容的布局，盡量保證對稱性，在連線時要小心，要防止連線的穿插。 圖

54、4-8 運算放大器電路幅員 4.2.4 整體幅員設(shè)計首先，要引用畫好的自舉開關(guān)模塊、放大器模塊幅員、時鐘模塊幅員、采樣電容幅員，將每個模塊進展合理布局，布局時要盡量滿足幅員布局的原則，尤其是在電容的幅員設(shè)計中，采樣電容和反應(yīng)電容要做成中心對稱形式。根據(jù)原理圖進展連線，即可畫整體采樣保持電路幅員。采樣保持電路的幅員如圖4-9所示。 圖4-9 采樣電路整體幅員 在圖4-9號傳輸?shù)牟季€沒有做到對稱，這會影響差分電路的寄生電容、寄生電阻；為了便捷，本設(shè)計中襯底和阱只有兩個接觸孔，假設(shè)襯底和阱應(yīng)多打接觸孔，幅員的性能會改善。4.2.5 LVS幅員比對幅員比對是設(shè)計的最后一步，在完成幅員設(shè)計之后需要把幅員

55、與電路原理圖進展比照，比照的結(jié)果直接關(guān)系到幅員設(shè)計是否符合設(shè)計要求。LVS是用來比擬布局圖與電路圖所描述的電路是否一致的工具。要用LVS比照，需要兩個文件，一個是由S-Edit繪制的電路圖轉(zhuǎn)化出的文件*.sp文件，另一個是由L-Edit布局圖轉(zhuǎn)化出的結(jié)果*.sp文件。翻開LVS程序，添加進兩個需要比對的文件，然后進展參數(shù)的設(shè)定，包括一些需要比對的器件等設(shè)置。設(shè)置完成后，執(zhí)行比對，比對的結(jié)果如圖4-10。 圖4-10 LVS幅員比對 由圖4-10可以看出整個采樣保持電路中共有23個電容，4個電阻，33個PMOS管，62個NMOS管，幅員中的器件和原理圖中設(shè)計的器件個數(shù)，寬長比完全符合，因此可以得

56、到幅員設(shè)計符合設(shè)計要求。5總結(jié)采樣保持電路是流水線模數(shù)轉(zhuǎn)換器的重要組成局部，其處于流水線模數(shù)轉(zhuǎn)換器的最前端。采樣保持電路的信號精度和建立速度直接影響到整個模數(shù)轉(zhuǎn)換器的分辨率和轉(zhuǎn)換速率。根據(jù)流水線ADC的構(gòu)造特點和相應(yīng)的系統(tǒng)設(shè)計指標(biāo)，本論文設(shè)計了一款應(yīng)用于10位100MHz/s流水線ADC的采樣保持電路，并進展了幅員設(shè)計。 首先，介紹了模數(shù)轉(zhuǎn)換器中采樣保持電路的研究現(xiàn)狀和進展，指出了研究應(yīng)用于流水線模數(shù)轉(zhuǎn)換器中的采樣保持電路的重要性和必要性。其次，論述了采樣保持電路的性能指標(biāo)，詳細(xì)分析了電荷重分配型采樣保持電路的設(shè)計考慮，并給出針對設(shè)計考慮的具體電路設(shè)計流程，完成了采樣保持電路中的自舉開關(guān)電路、

57、全差分運算放大器電路、偏置電路和時鐘電路的設(shè)計。最后，詳細(xì)分析了幅員設(shè)計考慮，特別針對采樣保持電路中電容不匹配和全差分運算放大器的不匹配等進展考慮，并在此根底上，完成了采樣保持電路的幅員設(shè)計。 采樣保持整體電路的仿真結(jié)果說明滿足設(shè)計要求，在增益，輸出擺幅，輸出誤差根本上都在可承受的圍。本論文對采樣保持電路的設(shè)計具有一定的參考作用和指導(dǎo)意義，基于本論文的工作，可以在以下兩個方面繼續(xù)展開深入的研究： 1. 本文的采樣保持電路在仿真時所到達的性能還不是很好，開環(huán)增益只有96.3dB,還可以在提高點;單位增益帶寬如果能提高一點，采樣保持電路的性能還會變得更好。2. 從仿真的系統(tǒng)的輸出波形來看，設(shè)計中系

58、統(tǒng)的建立速度還不是很快，采樣到的信號在保持相，保持信號的時間短，系統(tǒng)的誤差較大。所以提高保持電路的速度和穩(wěn)定性是值得進一步研究提高的。3. 幅員畫的不是很規(guī)則，對稱性做的不好；MOS管的襯底和阱只用了一個接觸孔，原則上多一些更好。參考文獻1 琴.流水線ADC中采樣保持電路的研究與設(shè)計D.工業(yè)大學(xué)大學(xué), 碩士學(xué)位論文, 2021,3.2 耀中.Pipelined ADC中高速采樣保持電路的研究與設(shè)計 D.東南大學(xué), 碩士學(xué)位論文, 2006. 3 鋒,黃世震. 一種應(yīng)用于流水線ADC采樣保持電路的設(shè)計 J. 大學(xué),2021,44 宏斌. 10bits 100MSPS Pipelined ADC的

59、采保和時鐘電路研究與設(shè)計D. 電子科技學(xué),碩士 學(xué)位論文, 2005. 5 歐陽純粹，吳玉廣. 適用于流水線ADC采樣保持電路的設(shè)計 J. 電子科技大學(xué),20216 殷勤. 14bit 80MHz 流水線ADC中的采樣保持電路S/H的研究與設(shè)計D.東南大學(xué), 碩 士學(xué)位論文, 2007. 7 朱穎，何樂年，嚴(yán)曉浪. 高速高增益運算放大器的設(shè)計及應(yīng)用J. 電路與系統(tǒng)學(xué)報， 2021,4:31-35. 8 曉培等. 適用ADC的CMOS運放設(shè)計 J.大學(xué),2021,119 云杰. 基于流水線ADC采樣保持電路的研究 D. 交通大學(xué),碩士學(xué)位論文，2021,610 殷萬君，白天蕊. 改良型折疊式共源

60、共柵運算放大器電路的設(shè)計 J. 西南交通大學(xué), 2021,10 11 周佳寧，榮寬. 一種應(yīng)用于流水線ADC采樣保持電路的設(shè)計 J. 電子科技大學(xué)電工學(xué)院,2004,1112 廖裕評,陸瑞強. Tanner Pro集成電路設(shè)計與布局實戰(zhàn)指導(dǎo) M. 科學(xué)，200713 王陽. CMOS 模擬集成電路與系統(tǒng)設(shè)計M. ：大學(xué)，2003. 14 P. E. Allen, D. R. Holberg. CMOS 模擬集成電路設(shè)計M. 第二版. 軍等譯. ：電子 工業(yè)，2005. 249-259，402-406. 15 朱治鼎，曉宏等. 高性能折疊式共源共柵運算放大器的設(shè)計 J. 工業(yè)大學(xué),2021,41