電路中互連問(wèn)題

1、關(guān)于電路中的互連問(wèn)題第一張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月互連中存在的問(wèn)題 電阻寄生電感寄生電容寄生 1。使傳播延時(shí)增加，相應(yīng)與性能的下降。2。影響能耗和功率的分布。3。引起額外的噪聲來(lái)源，從而影響電路的可靠性。第二張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月電容寄生效應(yīng) ：串?dāng)_串?dāng)_：由相鄰的信號(hào)線與電路節(jié)點(diǎn)之間不希望有的耦合引起的干擾通常成為串?dāng)_。其所導(dǎo)致的干擾如同一個(gè)噪聲源，會(huì)引起難以跟蹤的間斷出錯(cuò) ，因?yàn)樗⑷氲脑肼暼Q于在相鄰區(qū)域上布線的其他信號(hào)的瞬態(tài)值。第三張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月 電容性串?dāng)_可能產(chǎn)生的效應(yīng)受所考慮的導(dǎo)線的阻抗的影響 。該線浮空，干擾會(huì)持續(xù)存在

2、而且可能因臨近導(dǎo)線的切換變的更糟。該線被驅(qū)動(dòng)，信號(hào)會(huì)回到原來(lái)的電平。 第四張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月浮空線 第五張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月被驅(qū)動(dòng)線線Y被內(nèi)阻為Ry的信號(hào)源驅(qū)動(dòng)，X上的變化引起Y上的瞬態(tài)相應(yīng)，其時(shí)常數(shù)為上升時(shí)間越大，干擾越小。保持導(dǎo)線的驅(qū)動(dòng)阻抗較低對(duì)降低電容串?dāng)_得影響有很大幫助。第六張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月克服串?dāng)_的方法盡量避免浮空節(jié)點(diǎn)敏感節(jié)點(diǎn)應(yīng)與全擺幅信號(hào)隔離盡可能增大信號(hào)上升下降時(shí)間低擺幅網(wǎng)路中采用差分信號(hào)方法，使串?dāng)_信號(hào)變?yōu)楣材ぴ肼曉幢苊鈨蓷l信號(hào)線之間的電容過(guò)大可在兩個(gè)信號(hào)之間增加屏蔽線GND或VDD，使線間電容變?yōu)榻拥仉娙?/p>

3、。增加額外的布線層第七張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月串?dāng)_與性能中間的線與相鄰的線反轉(zhuǎn)方向相反時(shí)，耦合電容CC的值達(dá)到最大電容不僅取決于周圍導(dǎo)線的值，還取決于信號(hào)反轉(zhuǎn)的時(shí)序CcCc第八張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月串?dāng)_對(duì)性能的影響N位總線，N個(gè)輸入同時(shí)翻轉(zhuǎn)，第k條的延時(shí)與相鄰的有關(guān)。r=Ci/Cw，Ci和Cw分別代表單位長(zhǎng)度的線間電容和單位長(zhǎng)度導(dǎo)線的對(duì)地電容第九張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月解決辦法1：密集型布線相鄰層的導(dǎo)線相互垂直布線，以使串?dāng)_最小，同一層上的信號(hào)用VDD和GND隔離，在適當(dāng)?shù)奈恢锰峁┩讓?shí)現(xiàn)個(gè)性化。優(yōu)點(diǎn)：消除了串?dāng)_，使延時(shí)的差別下降到不超過(guò)

4、2%。缺點(diǎn)：面積和電容增加了5%。FPGA現(xiàn)場(chǎng)可編程門陣列。第十張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月解決方法2：編碼數(shù)據(jù)在總線的情況中，可以將數(shù)據(jù)編碼以去除有害于延時(shí)的反轉(zhuǎn)。要求總線接口包含譯碼器和編碼器的功能。意味著額外的硬件和延時(shí)開(kāi)銷。編碼數(shù)據(jù)消除最壞情況的翻轉(zhuǎn)能使總線加速譯碼器編碼器InOut第十一張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月輸出緩沖器設(shè)計(jì) 計(jì)算得出要得到最優(yōu)延時(shí)需要柵寬極大的超大晶體管。而大多數(shù)情況下不需要達(dá)到最優(yōu)延時(shí)的緩沖器，放寬延時(shí)大大降低了對(duì)緩沖的延時(shí)。如以晶體管的總寬度為標(biāo)準(zhǔn)，可以設(shè)計(jì)有較大尺寸系數(shù)的電路以節(jié)省面積。假設(shè)最小反向器的面積為Amin，晶體管的尺

5、寸放大系數(shù)為f，則驅(qū)動(dòng)器的面積為：第十二張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月寬晶體管的實(shí)現(xiàn)緩沖器需要較寬的晶體管，而寬晶體管可以通過(guò)并聯(lián)許多較小的晶體管構(gòu)成。采用低電阻的金屬線旁路連接較短的多晶部分可以降低柵的電阻。G(柵)S(源)D(漏)多個(gè)接觸第十三張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月壓焊塊驅(qū)動(dòng)器實(shí)例壓焊塊驅(qū)動(dòng)器最后一級(jí)的版圖。右圖為一個(gè)連在GND和out之間的NMOS管輸出VDD100 mmGND壓焊塊輸出I輸入VDDGND100 mm第十四張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月輸入壓焊塊設(shè)計(jì)輸入緩沖器第一級(jí)的輸入直接與外部電路相連，因此對(duì)被連的輸入引線上的任何電壓變化都

6、很敏感。無(wú)論是人還是機(jī)器，當(dāng)充電到很高的靜電勢(shì)時(shí)接觸引線就很容易造成輸入晶體管的損傷（靜電放電ESD），因此需要采用靜電保護(hù)電路。節(jié)點(diǎn)X的電壓高于VDD或低于低電平時(shí)，D1或D2導(dǎo)通。電壓R用來(lái)在出現(xiàn)不尋常電壓變化時(shí)流過(guò)二極管的峰值電流。第十五張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月三態(tài)緩沖器的設(shè)計(jì)具有三種狀態(tài)：0，1，和Z此兩種實(shí)現(xiàn)方式中，En=1工作。En=0時(shí)，同時(shí)關(guān)斷NMOS和PMOS，產(chǎn)生一個(gè)浮空的輸出節(jié)點(diǎn)InEnEnVDDOutVDDInEnEnOut第十六張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月電阻寄生效應(yīng)電流流經(jīng)一條有電阻的導(dǎo)線時(shí)會(huì)產(chǎn)生歐姆電壓降，從而降低了信號(hào)電平，這在電

7、源分布網(wǎng)絡(luò)中尤為重要，因?yàn)槟抢锏碾娏骱苋菀走_(dá)到安培級(jí)。一條長(zhǎng)2cm的線，一個(gè)1mA/m的電流將導(dǎo)致1V的電壓降。這一供電電壓值的改變將降低噪聲容限并使電路各點(diǎn)的邏輯電平與離開(kāi)電源的距離有關(guān)。歐姆電壓降第十七張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月舉例把一個(gè)距電源和地引線都很遠(yuǎn)的反相器與一個(gè)接近電源的器件相連。由在電源地線上IR降引起的邏輯電平差可能使M1導(dǎo)通，這可能引起一個(gè)預(yù)充電的動(dòng)態(tài)節(jié)點(diǎn)X放電，或者如果連接的門是靜態(tài)的，則引起靜態(tài)功耗。M1XIR9RDVfpreDVVDDVDD2DV9I第十八張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月解決的辦法縮短電源引線端與電源接線端之間的最大距離。最容

8、易實(shí)現(xiàn)的方法是設(shè)計(jì)一個(gè)電源優(yōu)化網(wǎng)絡(luò)的結(jié)構(gòu)化版圖。下面是一些四周具有壓焊點(diǎn)的片上電源分布網(wǎng)絡(luò)。以下方法的電源線和地線都是經(jīng)由位于芯片四周的壓焊塊引入到芯片上的。采取哪一種方法取決于可以用于電源分布的寬線金屬層。第十九張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月片上電源分布網(wǎng)絡(luò)a中，電源線和地線垂直（或水平）排布在同一層。b采用兩個(gè)寬線金屬層分布電源，電源從芯片的四周引入。c采用兩個(gè)整塊的金屬板來(lái)分布Vdd和GND，金屬板在信號(hào)傳輸層之間起到了屏蔽作用，減少了串?dāng)_。第二十張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月電遷移金屬導(dǎo)線上的電流密度受到電遷移效應(yīng)的限制。在一條金屬線上較長(zhǎng)時(shí)間的通過(guò)直流電流會(huì)引

9、起金屬離子的移動(dòng)，這最終會(huì)引起導(dǎo)線斷裂或與另一條導(dǎo)線短路。電遷移的發(fā)生率取決于溫度，晶體結(jié)構(gòu)和平均電流密度，后者是電路設(shè)計(jì)者唯一能有效控制的因素，通常使電流保持在低于0.5 1mA/m可以防止電遷移。導(dǎo)線的開(kāi)路故障第二十一張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月電阻和性能一條導(dǎo)線的延時(shí)隨其長(zhǎng)度呈平方關(guān)系增加。線長(zhǎng)增加一倍，它的延時(shí)就是原來(lái)的4倍。因此長(zhǎng)導(dǎo)線的信號(hào)延時(shí)往往主要取決與RC效應(yīng)。解決方法：采用更好的互連材料采用更好的互連策略插入中寄器優(yōu)化互連結(jié)構(gòu)第二十二張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月存儲(chǔ)器中的地址線可以用上面兩種方法減小傳播延時(shí)。a使最壞情況的延時(shí)縮小為原來(lái)的1/4b是

10、增加一條額外的金屬線，稱為旁路，它與多晶線平行并且每隔K個(gè)單元與其相連，現(xiàn)在延時(shí)主要由兩個(gè)接觸點(diǎn)之間短得多的多晶線部分決定，并正比于（k/2）2，每隔k單元才有接觸是為了有助于保持實(shí)現(xiàn)的密度。驅(qū)動(dòng)器多晶硅字線金屬字線（a）從兩端驅(qū)動(dòng)字線字線多晶硅字線金屬旁路（b) 采用金屬旁路字線K個(gè)單元第二十三張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月采用更好的互連策略目前布線中典型的“曼哈頓式”面積消耗很大?；ミB線首先沿兩個(gè)最佳方向中的一個(gè)布線，然后沿垂直方向。450布線：減少20%線長(zhǎng)，降低了功耗，縮小了面積。yxManhattansourcediagonal第二十四張，PPT共三十七頁(yè)，創(chuàng)作于2022

11、年6月插入中繼器在互連線中插入中繼器，使互連線縮短m倍會(huì)使它的傳播延時(shí)以平方關(guān)系減小，這在導(dǎo)線足夠長(zhǎng)時(shí)足以彌補(bǔ)由于插入中繼器造成的額外延時(shí)第二十五張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月優(yōu)化互連結(jié)構(gòu)通過(guò)插人寄存器或鎖存器把導(dǎo)線分成k段，雖然這并不能減少通過(guò)各段導(dǎo)線的延時(shí)一個(gè)信號(hào)通過(guò)整個(gè)導(dǎo)線需要經(jīng)過(guò)k個(gè)時(shí)鐘周期但卻有助于提高它的數(shù)據(jù)處理能力，因?yàn)樵谌我庖粋€(gè)時(shí)刻該導(dǎo)線同時(shí)在處理k個(gè)信號(hào)。第二十六張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月電感寄生效應(yīng)在每一個(gè)切換過(guò)程中，來(lái)自(或流人)電源軌線的瞬態(tài)電流都對(duì)電路電容充電(或放電) ，無(wú)論VDD還是GND連線都是通過(guò)壓焊線和封裝引線連到外部電源上，因而

12、具有一個(gè)不可忽略的串聯(lián)電感。所以，瞬態(tài)電流的變化會(huì)在芯片外部和芯片內(nèi)部的電源電壓之間產(chǎn)生一個(gè)電壓差。內(nèi)部電源電壓的偏差會(huì)影響邏輯電平并使噪聲容限減小。CLVDDVDDLi(t)VoutVinGNDL第二十七張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月解決方法I/O壓焊塊和芯片內(nèi)核有各自的電源引線。多個(gè)電源和接地引線。仔細(xì)選擇封裝上電源引線和接地引線的位置。將片外信號(hào)的上升和下降時(shí)間增加到所允許的最大程度。安排好大電容的反轉(zhuǎn)使它們不會(huì)同時(shí)發(fā)生。采用先進(jìn)的封裝技術(shù)。增加印刷版的去耦電容。第二十八張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月 去耦電容的作用就像本地電源，穩(wěn)定了從芯片上看到的電源電壓。隔離

13、了壓焊線電感和電源線電感，電容和電感結(jié)合，起到了低通網(wǎng)絡(luò)的作用，濾出了電源線上瞬態(tài)電壓脈沖的高頻成分。第二十九張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月終端連接當(dāng)互連線很長(zhǎng)或傳輸速度很快的時(shí)候，導(dǎo)線電感開(kāi)始成為影響延時(shí)的決定因素，此時(shí)必須考慮傳輸線效應(yīng)。而合適的終端連接是使延時(shí)最小的最有效途徑，使負(fù)載阻抗與傳輸線的特征阻抗匹配即可得到最快的響應(yīng) ?？梢杂袃煞N方法： 源點(diǎn)串聯(lián) 終點(diǎn)并聯(lián)Z0ZLZ0源點(diǎn)的串聯(lián)終端連接Z0Z0ZS終點(diǎn)的并聯(lián)終端連接第三十張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月驅(qū)動(dòng)器晶體管的電阻可以用電器方法實(shí)現(xiàn)。驅(qū)動(dòng)器的每一個(gè)晶體管用一個(gè)分段驅(qū)動(dòng)器代替，每一分段具有不同的電阻，各

14、分?jǐn)嘤煽刂凭€c1至cn接入或切斷，控制線通常由一個(gè)反饋控制電路驅(qū)動(dòng)。Z0c1c2s0s1s2sncnZLGNDVDDIn第三十一張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月高級(jí)互連技術(shù)：降低信號(hào)擺幅Vswing是在輸出上的信號(hào)擺幅Iav是平均的充(放)電電流。這一表達(dá)式清楚地表明在充(放)電電流不受電壓擺幅降低影響的條件下，延時(shí)隨信號(hào)擺幅的降低而線性地降低，而且降低了動(dòng)態(tài)功耗。第三十二張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月上圖為一個(gè)典型的降擺幅電路圖，包括一個(gè)驅(qū)動(dòng)器、一個(gè)具有大電容/電阻的互連線和一個(gè)接收器電路。一般來(lái)說(shuō)，降擺幅電路主要分為兩類：靜態(tài)和動(dòng)態(tài)(即預(yù)充電的)。大多數(shù)接收器電路采用

15、單端方式，在這一方式中接收器探測(cè)單條線上電壓的變化。另一類電路采用差分或雙端信號(hào)傳輸技術(shù)，這時(shí)同時(shí)傳送信號(hào)及其反信號(hào)，接收器探測(cè)兩條線間電壓的相對(duì)變化。第三十三張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月靜態(tài)降擺幅網(wǎng)絡(luò)VDDL電壓較低。在接收器中采用了一個(gè)低電壓反相器以產(chǎn)生輸入信號(hào)的反相器。從而形成一個(gè)差分放大器。CLVDDVDDVDD驅(qū)動(dòng)器接收器VDDLVDDLInOutOut第三十四張，PPT共三十七頁(yè)，創(chuàng)作于2022年6月動(dòng)態(tài)降擺幅電路加快大扇入電路(如總線)響應(yīng)速度的另一種辦法是運(yùn)用預(yù)充電技術(shù)，上圖即為這樣的一個(gè)例子。在f0期間，總線通過(guò)晶體管M2預(yù)充電至VDD。因?yàn)檫@一器件為所有的輸入門所共享，所以可以使它足夠大以保證充電時(shí)間很快。在f1期間，總線電容由其中一個(gè)下拉晶體管有條件地放電。這一過(guò)程是緩慢的，因?yàn)榇箅娙軨bus必須通過(guò)一個(gè)小的下拉器件放電。fIn2.fIn1.fM2M1M3M4CbusCoutBusOutVDDVDD第三十五張，