數(shù)字邏輯考試答案

1、-. z.中國石油大學(xué)遠(yuǎn)程教育學(xué)院數(shù)字邏輯期末復(fù)習(xí)題一、單項選擇題1. TTL 門電路輸入端懸空時，應(yīng)視為( A )A. 高電平 B. 低電平 C. 不定 D. 高阻2. 最小項的邏輯相鄰項是 D AABCD B C D3. 全加器中向高位的進(jìn)位為( D )A. B.C. D.4. 一片十六選一數(shù)據(jù)選擇器，它應(yīng)有 A 位地址輸入變量A. 4 B.5 C.10 D.165. 欲對78個信息以二進(jìn)制代碼表示，則最少需要 B 位二進(jìn)制碼A. 4 B. 7 C. 78 D. 106. 十進(jìn)制數(shù)25用8421BCD碼表示為BA.10 101 B.0010 0101 C.100101 D.101017.

2、常用的BCD碼有CA:奇偶校驗碼 B:格雷碼 C:8421碼 D:ASCII碼8. ,以下結(jié)果中正確的選項是CA:Y=A B:Y=B C:Y=A+B D:9. 以下說法不正確的選項是DA:同一個邏輯函數(shù)的不同描述方法之間可相互轉(zhuǎn)換B:任何一個邏輯函數(shù)都可以化成最小項之和的標(biāo)準(zhǔn)形式C:具有邏輯相鄰性的兩個最小項都可以合并為一項D:任一邏輯函數(shù)的最簡與或式形式是唯一的10. 邏輯函數(shù)的真值表如下表所示，其最簡與或式是CA:B:C:D:11以下不是邏輯代數(shù)重要規(guī)則的是( D ) 。A. 代入規(guī)則 B. 反演規(guī)則 C. 對偶規(guī)則 D. 加法規(guī)則12函數(shù)的反函數(shù)應(yīng)該是( A ) 。 A. B.C.D.1

3、3組合邏輯電路一般由 A 組合而成。A、門電路 B、觸發(fā)器 C、計數(shù)器D、存放器14求一個邏輯函數(shù)F的對偶式，可將F中的 A 。A、換成+，+換成,常數(shù)中的01互換B、原變量換成反變量，反變量換成原變量C、變量不變D、常數(shù)中的0換成1，1換成015邏輯函數(shù) ( A ) 。A. AB+AC+AD+AEB. A+BCEDC. (A+BC)(A+DE)D. A+B+C+D+E16以下邏輯電路中，不是組合邏輯電路的有 D A、譯碼器 B、編碼器 C、全加器 D、存放器17邏輯表達(dá)式A+BC= C A、AB B、A+C C、(A+B)(A+C) D、B+C18在 A 輸入情況下，或非運算的結(jié)果是邏輯1。

4、A.全部輸入為0B.全部輸入為1C.任一輸入為0，其他輸入為1 D.任一輸入為119邏輯函數(shù)同之間關(guān)系為( A )A.B.C.D.無關(guān) 20時序邏輯電路一定包含 A A、觸發(fā)器 B、組合邏輯電路 C、移位存放器 D、譯碼器21時序邏輯電路中必須有 A A、輸入邏輯變量 B、時鐘信號 C、計數(shù)器 D、編碼器22邏輯函數(shù)( A ) 。A.B. C.D. A(B+C)23函數(shù)，根據(jù)反演規(guī)則得到的反函數(shù)是 A A BA+BC+D C D24最小項的邏輯相鄰項是 D AABCD B C D25Mealy型時序邏輯電路的輸出( C )。A.只與當(dāng)前外部輸入有關(guān)B. 只與電路部狀態(tài)有關(guān)C.與外部輸入和部狀態(tài)

5、都有關(guān) D. 與外部輸入和部狀態(tài)都無關(guān)26邏輯函數(shù) ( A ) 。A.B. C.D. A(B+C)27JK觸發(fā)器在CP脈沖作用下，欲實現(xiàn)，則輸入信號不能為 D AJ=K=0 BJ=Q，K=CJ=,K=Q DJ=Q,K=028邏輯函數(shù)= A Am(0,1,3,6,7) Bm(0,1,3,6,7) Cm(6,7) DAB+C29以下觸發(fā)器中沒有約束條件的是 D A、根本RS觸發(fā)器 B、主從RS觸發(fā)器 C、維持阻塞RS觸發(fā)器 D、邊沿D觸發(fā)器30欲得到D觸發(fā)器的功能，以下諸圖中唯有圖 A 是正確的A. B. C.D. 31. 以下四個系列的 TTL 集成電路，其中功耗最小的為 D A. CT74B.

6、 CT74HC. CT74S D. CT74LS32. 以下門電路，不屬于根本邏輯門的是 A A. 異或門 B. 與門 C. 或門 D. 非門33n個變量函數(shù)的最小項是 ( C ) 。A. n個變量的積項，它包含全部n個變量B. n個變量的和項，它包含n個變量C.每個變量都以原、反變量的形式出現(xiàn)，且僅出現(xiàn)一次D. n個變量的和項，它不包含全部變量34. 以下圖示觸發(fā)器電路的特征方程Qn+1 =AA.B. C. D.T35. 圖示ROM陣列邏輯圖，當(dāng)?shù)刂窞锳1A0=10時，該字單元的容為 C A.1l10B. 111C. 1010D. 10036. 譯碼器的邏輯功能是將DA:輸入的二進(jìn)制代碼譯成

7、對應(yīng)輸出的二進(jìn)制代碼B:輸入的高、低電平譯成對應(yīng)輸出的二進(jìn)制代碼C:輸入的高、低電平譯成對應(yīng)輸出的高、低電平D:輸入的二進(jìn)制代碼譯成對應(yīng)輸出的高、低電平37. A A. A B. B C. 1 D.038. 由與非門構(gòu)成的根本RS觸發(fā)器兩個輸入端時，觸發(fā)器的狀態(tài)為 C A. B.Q=1，1 C. Q=0，1 D. Q=0，027. 以下圖所示邏輯圖輸出為1時，輸入變量ABCD取值組合為 C A.0 B. 101 C. 1110 D. 111132. 集電極開路門OC 門在使用時須在 C 之間接一電阻.A. 輸出與地 B. 輸出與輸入 C. 輸出與電源 D. 輸入與電源二、填空題1組合電路中的險

8、象可根據(jù)競爭冒險的原因不同分為靜態(tài)險象和動態(tài)險象。2數(shù)字邏輯電路一般分為 組合邏輯電路 和 時序邏輯電路 。3組合邏輯電路的特點是在任何時刻電路產(chǎn)生的穩(wěn)定輸出信號僅與該時刻電路的_輸入信號有關(guān)。4組合邏輯電路的分析和設(shè)計所用到的主要工具是 真值表 ，而時序邏輯電路的分析和設(shè)計所要用到的工具主要是 狀態(tài)表和狀態(tài)圖 。 5如果斷定*一事件發(fā)生的多個條件中，只要有一個或一個以上條件成立，事件便可發(fā)生，則這種因果關(guān)系稱之為 或邏輯 。6將邏輯函數(shù)表達(dá)式F中所有的變成+，+變成，0變成1，1變成0，原變量變成反變量，反變量變成原變量，則所得到的新的函數(shù)為原函數(shù)F的反函數(shù)，這一規(guī)則稱為 反演規(guī)則 。 7時

9、序電路一般由 組合邏輯、存儲器件和反應(yīng)回路三局部組成。 8同步時序電路常用的方法有 表格法和代數(shù)法。9判斷一個電路是否可能產(chǎn)生險象的方法有代數(shù)法和卡諾圖法。 2兩個帶符號的二進(jìn)制的真值N1=-01010，N2=+10011，則 N1原=101010， N1補=110110， N1反=-110101，N2補=010011。3十進(jìn)制正數(shù)N=5493，它的對10的補數(shù)為N10補=05493。4邏輯代數(shù)是一種二值代數(shù)系統(tǒng)，即任何邏輯變量的取值只有兩種可能性，取值0或取值1。 5描述邏輯函數(shù)的方法常用的方法有：邏輯表達(dá)式、真值表和卡諾圖三種。 6常用的觸發(fā)器有D觸發(fā)器 、JK觸發(fā)器 、 RS觸發(fā)器 和

10、T觸發(fā)器 。7計數(shù)器按工作方式可分 同步計數(shù)器 和 異步計數(shù)器 ;按其進(jìn)位制可分為二進(jìn)制計數(shù)器 、 十進(jìn)制計數(shù)器 和 任意進(jìn)制計數(shù)器 ;按其功能可分為： 加法計數(shù)器， 減法計數(shù)器和 加/減可逆計數(shù)器 等。8a=110，b=101,則a與b相或的結(jié)果為 111。三、判斷題1判斷兩個邏輯函數(shù)是否相等，通常有兩種方法，一種是列出輸入變量所有可能的取值的組合；另一種是邏輯代數(shù)的公理，定理和規(guī)則證明 對 2描述邏輯函數(shù)常用方法有邏輯表達(dá)式、真值表、卡諾圖 錯 3如果一個具有n個變量的函數(shù)和項包含全部n個變量，每個變量都以原變量或反變量形式出現(xiàn)，且僅出現(xiàn)一次，則這個和項稱為 最小項 錯 42421碼的10

11、11，其權(quán)展開式為3 錯 5. 加法器是克制了空翻的存放器 ( 錯 )6. 單向移位存放器電路中沒有組合邏輯電路 ( 對 )7. 觸發(fā)器的輸出是現(xiàn)態(tài)函數(shù). ( 對 )8. 邏輯函數(shù)化簡后的結(jié)果是唯一的. ( 錯 )3如果一個具有n個變量的函數(shù)和項包含全部n個變量，每個變量都以原變量或反變量形式出現(xiàn)，且僅出現(xiàn)一次，則這個和項稱為 最大項 對 4F=A+BA+C1，則F=AB+AC+0 錯 5(30.7)8421碼=9.510 對 7. 鎖存器是克制了空翻的存放器 ( 對 )8. 雙向移位存放器電路中沒有組合邏輯電路 ( 錯 )11. 一個集成的二十進(jìn)制優(yōu)先編碼器有1個根本的輸出端. ( 錯 )分

12、析題1. 分析如圖1給定的組合邏輯電路，寫出輸出P1，P2，P3，P4的邏輯表達(dá)式，并寫出輸出F的邏輯表達(dá)式。BBACP1CP4P2P3&1&AB根據(jù)圖可知，P1，P2，P3，P4的邏輯函數(shù)表達(dá)式如下所以輸出F的邏輯表達(dá)式為：2輸入變量中無反變量時，用與非門實現(xiàn)以下邏輯函數(shù)FA，B，C，D=m2，3，5，6FA，B，C，D=m2，3，5，6通過卡諾圖化簡，得到給定函數(shù)的最簡與或表達(dá)式：合并上式中頭部一樣的與項，得到表達(dá)式：選擇替代尾部因子，得到表達(dá)式：用與非門實現(xiàn)該函數(shù)表達(dá)式的邏輯電路圖如下：3設(shè)計一個序列檢測器，用來檢測串行二進(jìn)制序列，要求每當(dāng)連續(xù)輸入3個或3個以上1時，檢測器輸出為1，否則

13、輸出為0，典典型輸入序列如下：輸入*：0 1 1 1 0 1 1 1 1 0輸出Z：0 0 0 1 0 0 0 1 1 0作出原始狀態(tài)圖。解：設(shè)電路的初始狀態(tài)為A，檢測器接收到第一個后，用狀態(tài)B標(biāo)記，連續(xù)接收兩個用C表示，連續(xù)接收3個或以上用D表示。4描述*組合電路的邏輯函數(shù)表達(dá)式為，試判斷該邏輯電路是否可能產(chǎn)生險象。解：由函數(shù)表達(dá)式可知，變量A和C均具備競爭條件，所以應(yīng)對這兩個變量分別進(jìn)展分析。先考察變量A，為此將B和C的各種取值組合分別代入函數(shù)表達(dá)式中，可得到如下結(jié)果：BC=00，BC=01，BC=10，BC=11，由此可見，當(dāng)B=C=1時，A的變化可能使電路產(chǎn)生險象。5. 用T觸發(fā)器實現(xiàn)J-K觸發(fā)器的功能，并畫出邏輯電路圖。T觸發(fā)器的次態(tài)方程為：J-K