基于FPGA的環(huán)形計數(shù)器設(shè)計

1、 基于FPGA的環(huán)形計數(shù)器設(shè)計 段品凡 郭昭利 王彥博 張哲 曾健 于海霞Summary：設(shè)計一個能自啟動的模8右移扭環(huán)形計數(shù)器和模4右移環(huán)形計數(shù)器，以Verilog語言進行程序編寫，并設(shè)以FPGA應(yīng)用設(shè)計為基礎(chǔ)，使用Quartus 進行仿真。Key：FPGA；Verilog；Quartus 。：TP311 ：A：1009-3044（2019）09-0217-02在信息化時代的今天，無論是工廠的生產(chǎn)，還是日常生活，自動化的程度越來越高，在許多場合，人，已不再是必須主角，而代替人類完成諸多工作的是高度自動化的設(shè)備，而其中關(guān)鍵的一環(huán)便是計數(shù)器。1 原理1.1 FPGA簡介以硬件描述語言（Veril

2、og或VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip-flop）或者其他更加完整的記憶塊。1.2 計數(shù)模塊簡介此模塊為本次設(shè)計的主模塊，由兩個小模塊IC181模塊（模8右移扭環(huán)形計數(shù)器模塊）和IC182模塊（模4右移環(huán)形計數(shù)器模塊）組成，完成本設(shè)計的計數(shù)功能。其中，扭環(huán)形計數(shù)器又稱約翰遜計數(shù)器，它具有電路結(jié)構(gòu)簡單，

3、工作速度快且循環(huán)碼等優(yōu)點，因而應(yīng)用較廣。2 總體設(shè)計2.1 總體框圖2.2 總體流程圖3 具體設(shè)計（1）分別設(shè)計模8右移扭環(huán)形計數(shù)器和模4右移環(huán)形計數(shù)器。（2）將兩個計數(shù)器結(jié)合起來，形成可控的扭環(huán)形計數(shù)器和環(huán)形計數(shù)器。（3）加入控制開關(guān)S，當S合上即高電平時，模8右移扭環(huán)形計數(shù)器工作，S斷開，即低電平時，模4右移環(huán)形計數(shù)器工作。（4）信號說明輸入信號：時鐘信號CLK，模式轉(zhuǎn)換信號S。輸出信號：環(huán)形計數(shù)器與扭環(huán)形計數(shù)器輸出信號D1【3.0】（5）計數(shù)器電路設(shè)計圖，見圖34 仿真使用Quartus 進行仿真，仿真圖見圖4.5 驗證將程序下載至開發(fā)板，本次檢測使用模8計數(shù)驗證，將控制開關(guān)置1，紅色流

4、水燈依次點亮，隨后依次熄滅。，代表完成一次有效循環(huán)，即計數(shù)一次。見圖5.1-5.86 總結(jié)本次設(shè)計將兩個不同的自啟計數(shù)器結(jié)合在一起進行使用，提升了使用上的可變性，能夠完成多種不同場合的需求，在電路的設(shè)計過程中曾遇到些許難題，諸如連接線選擇錯誤導(dǎo)致電路錯誤等，但最后在指導(dǎo)教師王穎女士的幫助下，皆一一解決，同時，本實驗也是針對可編程邏輯器件FPGA及Verilog語言學習的一次驗收性實驗，經(jīng)過對本實驗的設(shè)計，對FPGA查缺補漏，強化了對FPGA設(shè)計的技巧。Reference：1 鄒道勝，朱如琪，陳賾.CPLD/FPGA與ASIC設(shè)計實踐教程M.2版.北京：科學出版社，2010.【通聯(lián)編輯：唐一東】電腦知識與技術(shù)2019年9期電腦知識與技術(shù)的其它文章基于數(shù)據(jù)挖掘聚類算法的學生成績分析KNN數(shù)據(jù)挖掘算法在霾等級預(yù)報中的應(yīng)用實物大數(shù)據(jù)手段在數(shù)字化檔案