電路與電子技術(shù)簡明教程時序邏輯電路

1、電路與電子技術(shù)簡明教程-時序邏輯電路9. 觸發(fā)器9. 觸發(fā)器第九章 時序邏輯電路時序電路由組合電路和記憶存儲電路組成， 其組成框圖如圖9-1所示， 框圖中的記憶存儲電路主要由觸發(fā)器構(gòu)成9. 觸發(fā)器第九章 時序邏輯電路兩個與非門輸入和輸出端交叉相連， 即構(gòu)成如圖（a） 所示的基本RS 觸發(fā)器。根據(jù)電路圖可知， 基本RS 觸發(fā)器的一對互補(bǔ)輸出的表達(dá)式為基本RS 觸發(fā)器9.1.1.電路組成和工作原理9. 觸發(fā)器第九章 時序邏輯電路首先引入兩個概念： “現(xiàn)態(tài)” 和“次態(tài)” ?！艾F(xiàn)態(tài)” 指接收信號前觸發(fā)器的狀態(tài)， 通常用 來表示； “次態(tài)” 指接收信號后觸發(fā)器的狀態(tài)， 通常用 來表示。） 狀態(tài)真值表）

2、特征方程） 狀態(tài)轉(zhuǎn)移圖） 波形圖基本RS 觸發(fā)器9.1.1.邏輯功能描述9. 觸發(fā)器第九章 時序邏輯電路常要求觸發(fā)器在某一指定時刻輸出隨著輸入信號的變化而變化， 這一指定時刻可由外加時鐘脈沖C P （Clock Pulse） 來控制。數(shù)字系統(tǒng)中采用的觸發(fā)器， 通常添加了時鐘脈沖CP 。接下來介紹由時鐘脈沖CP 控制的RS 觸發(fā)器（簡稱同步RS 觸發(fā)器） 和D 觸發(fā)器（簡稱同步D 觸發(fā)器） 。其電路構(gòu)成如圖（a） 所示。同步觸發(fā)器9.1.2.同步RS 觸發(fā)器9. 觸發(fā)器第九章 時序邏輯電路如果把同步RS 觸發(fā)器的輸入端D 接一個非門到輸入端R ， 就構(gòu)成了同步D 觸發(fā)器， 其電路構(gòu)成如圖（a）

3、所示同步觸發(fā)器9.1.22.同步D 觸發(fā)器9. 觸發(fā)器第九章 時序邏輯電路對于由時鐘脈沖C P 控制的同步觸發(fā)器， 當(dāng)C P 時， 其輸出會隨著輸入的改變而改變， 而當(dāng)C P 時， 其輸出狀態(tài)保持不變， 這種觸發(fā)方式稱為電平觸發(fā)。有些電路在C P 時， 其輸出隨著輸入的改變而改變， 也屬于電平觸發(fā)。圖 描述了同步D 觸發(fā)器的空翻現(xiàn)象。同步觸發(fā)器的空翻現(xiàn)象9.1.39. 觸發(fā)器第九章 時序邏輯電路其邏輯符號如圖所示。邊沿觸發(fā)器9.1.41.邊沿D 觸發(fā)器對D 觸發(fā)器來說， 如果CP 端有動態(tài)符號“ ” ， 則該D 觸發(fā)器為邊沿觸發(fā)器。對圖所示的兩種邊沿D 觸發(fā)器來說， 如果CP 端加了符號“ 。

4、” ， 則該D 觸發(fā)器為下降沿有效。邊沿D 觸發(fā)器的特征方程和同步D 觸發(fā)器的特征方程一樣， 都是9. 觸發(fā)器第九章 時序邏輯電路其邏輯符號如圖所示邊沿觸發(fā)器9.1.42.邊沿JK 觸發(fā)器9. 觸發(fā)器第九章 時序邏輯電路觸發(fā)器邏輯功能的轉(zhuǎn)換9.1.51.將邊沿JK 觸發(fā)器轉(zhuǎn)換為邊沿D 觸發(fā)器邊沿JK 觸發(fā)器的特征方程為 邊沿D 觸發(fā)器為如果令JK 觸發(fā)器的輸入K J ， 則JK 觸發(fā)器的特征方程就轉(zhuǎn)換為令J D ， 則JK 觸發(fā)器就實(shí)現(xiàn)了D 觸發(fā)器的功能。為D 觸發(fā)器由上升沿有效的邊沿JK 觸發(fā)器轉(zhuǎn)換為D 觸發(fā)器的原理圖如圖所示9. 觸發(fā)器第九章 時序邏輯電路觸發(fā)器邏輯功能的轉(zhuǎn)換9.1.52.

5、將邊沿JK 觸發(fā)器轉(zhuǎn)換為T 觸發(fā)器T 觸發(fā)器的邏輯功能可以描述為： 在時鐘脈沖C P 有效邊沿的作用下， 當(dāng)T 時，功能為“保持” ； 當(dāng)T 時 ,功能為“翻轉(zhuǎn)” 。如果令邊沿JK 觸發(fā)器的輸入J K T ， 則其特征方程就轉(zhuǎn)換為第九章 時序邏輯電路9.2 計數(shù)器9.2 計數(shù)器第九章 時序邏輯電路集成計數(shù)器741619.2.1.邏輯符號和引腳圖 位集成加法計數(shù)器74161 是16進(jìn)制計數(shù)器， 其計數(shù)范圍為0000 1111 。74161的邏輯符號和引腳圖如圖所示。9.2 計數(shù)器第九章 時序邏輯電路集成計數(shù)器741619.2.12. 功能介紹C ： 時鐘脈沖， 上升沿觸發(fā)。D D D D ： 預(yù)

6、置數(shù)端， 也可以稱為并行數(shù)據(jù)輸入端。 ： 異步清零端， 低電平有效。只要 ， 則Q Q Q Q 0000， 即無條件清零。L D ： 同步置數(shù)端， 低電平有效。要實(shí)現(xiàn)同步置數(shù)CTT 和CTP ： 計數(shù)器工作狀態(tài)控制端。正常計數(shù)時， CTT CTP 。CO ： 進(jìn)位輸出端。當(dāng)計數(shù)狀態(tài)為 時， CO 輸出一個高電平信號， 該信號持續(xù)一個時鐘周期。9.2 計數(shù)器第九章 時序邏輯電路集成計數(shù)器741609.2.2 也是四位集成加法計數(shù)器， 其邏輯符號和引腳圖與 相同， 如圖 所示。 為十進(jìn)制計數(shù)器， 位輸出為 碼的形式， 即計數(shù)范圍為 。當(dāng)計數(shù)狀態(tài)為 時， CO 輸出一個高電平信號， 該信號持續(xù)一個時

7、鐘周期。跟一樣， 也是異步清零和同步置數(shù)。其狀態(tài)轉(zhuǎn)移圖如圖所示。9.2 計數(shù)器第九章 時序邏輯電路構(gòu)成N 進(jìn)制計數(shù)器9.2.3.級聯(lián)法所謂級聯(lián)法， 即通過把兩個及以上的計數(shù)器串接， 以實(shí)現(xiàn)模數(shù)的相乘。.清零法以74161為例。由于74161異步清零端CR的存在， 故74161 可以實(shí)現(xiàn)小于16的任意進(jìn)制計數(shù)器。暢置數(shù)法同樣以74161為例。由于74161 同步置數(shù)端L D的存在， 74161同樣可以實(shí)現(xiàn)小于16 的任意進(jìn)制計數(shù)器9.2 計數(shù)器第九章 時序邏輯電路構(gòu)成N 進(jìn)制計數(shù)器9.2.3.實(shí)現(xiàn)任意進(jìn)制計數(shù)器計數(shù)器在實(shí)際使用時， 單純采用上述三種方法中的某一種難以實(shí)現(xiàn)， 通常采用級聯(lián)法后再利用

8、清零法或置數(shù)法來改變其進(jìn)制。第九章 時序邏輯電路9.3 寄存器9.3 寄存器第九章 時序邏輯電路數(shù)碼寄存器9.3.1數(shù)碼寄存器具有存放數(shù)碼和清除原有數(shù)碼的功能， 同時只能并行輸入數(shù)據(jù)， 需要時也只能并行輸出。第九章 時序邏輯電路移位寄存器9.3.2移位寄存器不僅能存放數(shù)碼， 而且具有移位的功能。移位寄存器可分為單向移位寄存器和雙向移位寄存器， 其中單向移位寄存器又分為左移寄存器和右移寄存器。圖所示電路是由上升沿有效的邊沿D 觸發(fā)器構(gòu)成的四位右移移位寄存器。9.3 寄存器第九章 時序邏輯電路集成多功能移位寄存器741949.3.39.3 寄存器.邏輯符號和管腳圖 是雙向移位多功能寄存器， 其邏輯

9、符號和引腳圖如圖所示。第九章 時序邏輯電路集成多功能移位寄存器741949.3.39.3 寄存器.典型應(yīng)用） 順序脈沖發(fā)生器 能實(shí)現(xiàn)順序脈沖發(fā)生器， 又稱為環(huán)形計數(shù)器。第九章 時序邏輯電路集成多功能移位寄存器741949.3.39.3 寄存器.典型應(yīng)用） 扭環(huán)形計數(shù)器圖（a） 為 實(shí)現(xiàn)扭環(huán)形計數(shù)器的原理圖， 圖（b） 所示為其對應(yīng)的輸出波形， 由圖可知， 該扭環(huán)形計數(shù)器的模數(shù)為 。第九章 時序邏輯電路9.4 555 定時器和單穩(wěn)態(tài)觸發(fā)器第九章 時序邏輯電路555 定時器9.4.19.4 555 定時器和單穩(wěn)態(tài)觸發(fā)器1.電路結(jié)構(gòu) 定時器電路可分為雙極型和CMOS 型兩類。雙極型產(chǎn)品型號最后三位數(shù)

10、碼都是“” ， CMOS 產(chǎn)品型號最后四位數(shù)碼都是“” 。雖然命名不同， 但它們的引腳排布和功能是相同的。所示為其對應(yīng)的輸出波形， 由圖可知， 該扭環(huán)形計數(shù)器的模數(shù)為 。第九章 時序邏輯電路555 定時器9.4.19.4 555 定時器和單穩(wěn)態(tài)觸發(fā)器2.功能描述當(dāng)CON 沒有外接電壓時， 個電阻對電源電壓進(jìn)行分壓， 每個電阻上的壓降為 。換句話說， 比較器C 的同相輸入端（即CON 端） 電壓為 ， 比較器C 的反相輸入端電壓為第九章 時序邏輯電路單穩(wěn)態(tài)觸發(fā)器9.4.29.4 555 定時器和單穩(wěn)態(tài)觸發(fā)器1.單穩(wěn)態(tài)觸發(fā)器的特點(diǎn)觸發(fā)器可分為雙穩(wěn)態(tài)觸發(fā)器和單穩(wěn)態(tài)觸發(fā)器。 在觸發(fā)條件滿足時， 從一個

11、穩(wěn)態(tài)轉(zhuǎn)變到另一個穩(wěn)態(tài)， 即“” 和“” 都是穩(wěn)態(tài)。單穩(wěn)態(tài)觸發(fā)器只有一個穩(wěn)態(tài)， 另一個狀態(tài)為暫態(tài)， 在觸發(fā)條件滿足時， 從穩(wěn)態(tài)轉(zhuǎn)變到暫態(tài)， 經(jīng)過一段時間后有自行恢復(fù)到穩(wěn)態(tài)。第九章 時序邏輯電路單穩(wěn)態(tài)觸發(fā)器9.4.29.4 555 定時器和單穩(wěn)態(tài)觸發(fā)器2.由 定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器圖所示是由 定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器。圖中， R 和C 是外接元件， 觸發(fā)脈沖由觸發(fā)輸入端 腳送入。第九章 時序邏輯電路單穩(wěn)態(tài)觸發(fā)器9.4.29.4 555 定時器和單穩(wěn)態(tài)觸發(fā)器2.單穩(wěn)態(tài)觸發(fā)器的應(yīng)用） 脈沖整形實(shí)際應(yīng)用時， 輸入脈沖的波形往往是不規(guī)則的。因?yàn)閱畏€(wěn)態(tài)觸發(fā)器的輸出只有“” 和“” 兩種狀態(tài)， 合理的調(diào)節(jié)R

12、C 的值， 就可以把不規(guī)則的輸入信號整形成幅度和寬度一定的矩形波。） 定時或延時輸出uo 的脈寬tw 僅僅取決于R 和C ，通過改變R 和C的值，可以進(jìn)行定時或延時控制。第九章 時序邏輯電路9.5 存儲器第九章 時序邏輯電路隨機(jī)存儲器（RAM）9.5.19.5 存儲器RAM 存儲單元的內(nèi)容可按需隨意取出或存入， 且存取的速度與存儲單元的位置無關(guān)。這種存儲器在斷電時將丟失其存儲內(nèi)容， 故主要用于存儲短時間內(nèi)使用的程序。按存儲信息的不同， RAM 又分為靜態(tài)RAM （Static RAM ， SRAM） 和動態(tài)RAM（Dynamic RAM ， DRAM） 。靜態(tài)RAM 的存儲單元由靜態(tài)MOS 電

13、路或雙極型電路組成。MOS 型RAM 存儲容量大、功耗低； 雙極型RAM 的存取速度快。第九章 時序邏輯電路只讀存儲器（ROM）9.5.29.5 存儲器ROM 是一種只能讀出事先所存數(shù)據(jù)的固態(tài)半導(dǎo)體存儲器。其特性是一旦儲存資料就無法再將之改變或刪除， 資料也不會因?yàn)殡娫搓P(guān)閉而消失。ROM 所存數(shù)據(jù)， 一般是裝入計算機(jī)前事先寫好的， 計算機(jī)工作過程中只能讀出， 而不像隨機(jī)存儲器那樣能快速地、方便地加以改寫。第九章 時序邏輯電路9.6 可編程邏輯器件第九章 時序邏輯電路CPLD 器件9.6.19.6 可編程邏輯器件CPLD 是從PAL 和GAL 器件發(fā)展出來的器件， 相對而言規(guī)模大， 結(jié)構(gòu)復(fù)雜，

14、屬于大規(guī)模集成電路范圍。它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無須測試、保密性強(qiáng)、價格大眾化等特點(diǎn)第九章 時序邏輯電路FPGA 器件9.6.29.6 可編程邏輯器件FPGA 是在PAL 、GAL 、CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC） 領(lǐng)域中的一種半定制電路而出現(xiàn)的， 既解決了定制電路的不足， 又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA 采用高速CMOS 工藝， 功耗低， 可以與CMOS 、TTL 電平兼容， 內(nèi)部有豐富的觸發(fā)器和IO 引腳， 況且FPGA 是ASIC 電路中設(shè)計周期短、開發(fā)費(fèi)用低、風(fēng)險小的器件?？梢哉f， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。第九章 時序邏輯電路CPLD 和FPGA 的性能差異9.6.29.6 可編程邏輯器件（） CPLD 更適合完成各種算法和組合邏輯， FPGA 更適合于完成時序邏輯。富的結(jié)構(gòu)。（） CPLD 采用連續(xù)式布線結(jié)構(gòu)， 消除了分段式連線的延時不固定、不可測的缺陷， 但布通率下降， 在邏輯復(fù)雜時， 不能充分利用片內(nèi)資源。（） CPLD 的速度比FPGA 快， 并且具有較大的時間可預(yù)測性。（） 在編程上FPGA 比CPLD 具有更大