（本科）第5章 觸發(fā)器ppt課件（全）

1、第5章 觸發(fā)器第五章 觸發(fā)器第五章 觸發(fā)器5.1 概述5.2 SR鎖存器5.3 電平觸發(fā)的觸發(fā)器5.4 脈沖觸發(fā)的寄存器5.5 邊沿觸發(fā)的觸發(fā)器5.6 觸發(fā)器的邏輯功能及其描述方法*5.7 觸發(fā)器的動態(tài)特性簡介本章要點熟練掌握RS、JK、D、T、T觸發(fā)器的邏輯功能、邏輯描述。掌握觸發(fā)器邏輯功能轉換。理解觸發(fā)器的電路結構、觸發(fā)方式和邏輯功能間關系。 5.1 概述數(shù)字電路：分組合邏輯電路、時序邏輯電路兩大類。 組合邏輯電路的基本單元：門電路。 時序邏輯電路的基本單元：觸發(fā)器。觸發(fā)器能夠存儲一位二值信號的基本單元電路。 一、對觸發(fā)器的基本要求 1、具有兩個能自行保持的穩(wěn)態(tài)0狀態(tài)和1狀態(tài)。 2、根據(jù)輸

2、入信號可以將輸出置成0或1。輸入信號消失后，輸出能保持。按觸發(fā)方式分為：1、電平觸發(fā)器2、脈沖觸發(fā)器3、邊沿觸發(fā)器按邏輯功能分為：1、SR觸發(fā)器2、JK觸發(fā)器3、D觸發(fā)器4、T觸發(fā)器5、T觸發(fā)器 二、觸發(fā)器的分類 5.2 SR鎖存器反饋兩個輸入端兩個輸出端一 、電路結構及工作原理1狀態(tài)0狀態(tài)稱為置位端或置1輸入端。稱為復位端或置0輸入端。G2G111001010輸出應保持為：(1)輸入 , 時若原狀態(tài)：G2G10111010輸出變?yōu)椋喝粼瓲顟B(tài)：(1)輸入 , 時G2G1若原狀態(tài)：10101011輸出變?yōu)椋?2)輸入 , 時G2G1若原狀態(tài)：00110101輸出保持：(2)輸入 , 時G2G1若

3、原狀態(tài)：10111001輸出保持原狀態(tài)：(3)輸入 , 時G2G1若原狀態(tài)：01110110輸出保持原狀態(tài)：(3)輸入 , 時G2G10011輸出全是1(4)輸入 , 時G2G1當 同時變?yōu)?時，翻轉快的門輸出變?yōu)?，另一個不得翻轉。用與非門構成的SR鎖存器的特性表 、 的0狀態(tài)同時消失后狀態(tài)不定。1100110011110000010101010111001*1* 前一狀態(tài)（初態(tài)):觸發(fā)器接收輸入信號之前的狀態(tài)。 次態(tài):觸發(fā)器接收輸入信號之后的狀態(tài)。SR鎖存器的簡化功能表邏輯符號用或非門組成的SR鎖存器邏輯符號功能表0011001100001111010101010111000*0*總結1、

4、觸發(fā)器是雙穩(wěn)態(tài)器件，只要 ,觸發(fā)器即保持原態(tài)。穩(wěn)態(tài)情況下，兩輸出互補。一般定義Q為觸發(fā)器的狀態(tài)。2、在控制端加入負脈沖，可以使觸發(fā)器狀態(tài)變化。 端加入負脈沖，使Q=1， 稱為“置位”或“置1”端。 端加入負脈沖，使Q=0， 稱為“復位”或“清0”端。二、動作特點 輸入信號在全部作用時間內,都能直接改變輸出端 和 的狀態(tài)。t1 t2 t3 t4 t5 t6 t7 t8QOOOOtttt1100110011110000010101010111001*1*例1例2由或非門構成SR鎖存器的輸入如圖所示，試畫出輸出端 和 的波形。解：一、電平觸發(fā)的SR觸發(fā)器電路結構及工作原理時鐘信號R、S為輸入控制端S

5、R鎖存器輸入控制電路 5.3 電平觸發(fā)的觸發(fā)器cdabCLKCLK=0時011觸發(fā)器保持原態(tài)cdabCLKCLK=1時1cdabCLKSR觸發(fā)器的功能表*CLK回到低電平后輸出狀態(tài)不定CLK R S 0 保持 1 0 0 保持 1 0 1 1 0 1 1 0 0 1 1 1 1 不確定* 簡化的功能表Qn+1 -下一狀態(tài) Qn -原狀態(tài)例3 畫出SR觸發(fā)器的輸出波形 。CLKRSQSetReset使輸出全為1CLK撤去后狀態(tài)不定保持保持 在使用SR觸發(fā)器的過程中，有時還需要CLK信號到來之前將觸發(fā)器預先置成指定的狀態(tài)，為此在實用的SR觸發(fā)器電路上往往還設置有專門異步置位輸入端和異步復位輸入端。

6、時鐘信號低電平有效001111X00X11000010101111 為了適用于單端輸入信號的場合，在有些集成電路中也把電平觸發(fā)的SR觸發(fā)器作成下圖的形式。通常把這種電路叫做D型鎖存器（或雙穩(wěn)態(tài)鎖存器）。SR二、電平觸發(fā)的D觸發(fā)器三、動作特點 只有當CLK變?yōu)橛行щ娖綍r，觸發(fā)器才能接受輸入信號，并按照輸入信號將觸發(fā)器的輸出置成相應的狀態(tài)。 在CLK=1的全部時間里S和R或D的變化都將引起觸發(fā)器輸出端狀態(tài)的變化。 如果CLK=1期間內輸入信號多次發(fā)生變化，則觸發(fā)器的狀態(tài)也會發(fā)生多次翻轉，這降低了電路的抗干擾能力。例4 已知電平觸發(fā)的SR觸發(fā)器的輸入信號波形如下圖，試畫出輸出電壓波形。設觸發(fā)器的初始

7、狀態(tài)為Q=0。例5 已知電平觸發(fā)的D觸發(fā)器的輸入信號波形如下圖，試畫出輸出電壓波形。設觸發(fā)器的初始狀態(tài)為Q=0。解：CLK= 0 ，輸出保持不變；CLK = 1，觸發(fā)器次態(tài)跟隨 D 信號。希望觸發(fā)器的狀態(tài)在每次CLK周期里只能變化一次。一、電路結構及動作原理目的1、主從SR觸發(fā)器 5.4 脈沖觸發(fā)的觸發(fā)器（主從觸發(fā)器）延遲輸出1*0111*111011000101101100111000000XXXX000110001110CLK=1時，主觸發(fā)器根據(jù)S、R的狀態(tài)翻轉， 從觸發(fā)器保持原來的狀態(tài)不變。CLK從1返回0時，主觸發(fā)器狀態(tài)在CLK=0期間不再改變， 從觸發(fā)器按照與主觸發(fā)器相同的狀態(tài)翻轉。

8、2、主從JK觸發(fā)器J= 1 , K= 0 , CLK下降沿時觸發(fā)器置 1。J= 0 , K= 1 , CLK下降沿時觸發(fā)器置 0。J= K= 0 , 觸發(fā)器保持原狀態(tài)不變。J= 1, K= 1, CLK下降沿時觸發(fā)器翻轉。CLKJ KQQ* 0 00 01 01 00 10 11 11 101010101Q01110010主從JK觸發(fā)器特性表簡化功能表J K Q* 0 0 Q 0 1 0 1 0 1 1 1 在有些集成電路觸發(fā)器產(chǎn)品中，輸入端J和 K不只一個。在這種情況下， J1和 K1、 J2和 K2是與的邏輯關系 。&時序圖CLKKJQ置1 保持翻轉置0例6二、動作特點 2、主觸發(fā)器本身是

9、一個電平觸發(fā)的SR觸發(fā)器。 CLK=1期間，輸入信號都對主觸發(fā)器起控制作用，抗干擾能力有待提高。1、主從：輸出狀態(tài)改變在CLK的下降沿。*CLK=1期間輸入信號發(fā)生過變化，則CLK下降沿到達時觸發(fā)器的次態(tài)不一定按此刻輸入信號的狀態(tài)來確定，必須考慮整個CLK=1期間輸入信號的變化過程來確定次態(tài)。CLKSRQ主Q從例7 主從JK觸發(fā)器電路中，已知CP、J、K 的電壓波形如下圖所示，試畫出 和 端的電壓波形。 設觸發(fā)器的初始狀態(tài)為Q=0。 *CP=1期間主觸發(fā)器只可能翻轉一次，一旦翻轉就不會翻回原來狀態(tài)。 希望觸發(fā)器的狀態(tài)僅僅取決于CLK下降沿 (上升沿)到達時刻輸入信號的狀態(tài),與在此前、后輸入的狀

10、態(tài)沒有關系。 5.5 邊沿觸發(fā)的觸發(fā)器 目前已用于數(shù)字集成電路產(chǎn)品中的邊沿觸發(fā)器電路有用兩個電平觸發(fā)D觸發(fā)器構成的邊沿觸發(fā)器、維持阻塞觸發(fā)器、利用門電路傳輸延遲時間的邊沿觸發(fā)器等幾種較為常見的電路結構形式。 一、用兩個電平觸發(fā)的D觸發(fā)器組成的邊沿觸發(fā)器CLK=0時CLK1=1 ， ; CLK2=0, 保持不變 。CLK=1時 CLK1=0 ， 保持上升沿到達前瞬間D的狀態(tài) ; CLK2=1, 。TG1TG2CDG1G2CTG3TG4CG3G4CCCCCCC實際CMOS邊沿觸發(fā)的D觸發(fā)器CLKDQQ*00110101Q0011CMOS邊沿觸發(fā)D觸發(fā)器的特性表上升沿觸發(fā)CLK邊沿處翻轉CLK負沿處

11、翻轉帶異步置位、復位端的CMOS邊沿D觸發(fā)器RDSDCDCLKDQQOOOOtttt 觸發(fā)器的次狀態(tài)僅取決于CLK信號上升沿或下 降沿達時輸入端的邏輯狀態(tài)。而在這以前或以后, 輸入信號的變化對觸發(fā)器的狀態(tài)沒有影響。二、動作特點例8 在CMOS邊沿觸發(fā)器電路中，若D端和CLK 的電壓波形如圖所示，試畫出Q端的電壓波形. 設觸發(fā)器的初始狀態(tài)為Q=0。 例9 在圖中所示的邊沿 D 觸發(fā)器中，CLK、D、SD、RD的波形如圖，試畫出 輸出 端的電壓波形。解：SD、RD 異步置位（置1）、復位（置0）端，高電平有效。CLK 上升沿觸發(fā)。CLKDSDRDCLKC11D D S SD R RD 5.6 觸發(fā)

12、器的邏輯功能及其描述方法一、 觸發(fā)器按邏輯功能的分類1、SR觸發(fā)器 凡在時鐘信號作用下邏輯功能符合表5.6.1特性表所規(guī)定的邏輯功能者，叫做SR觸發(fā)器。表5.6.1 SR觸發(fā)器的特性表特性方程：SR觸發(fā)器的狀態(tài)轉換圖邏輯符號：2、JK觸發(fā)器 凡在時鐘信號作用下邏輯功能符合表5.6.2特性表所規(guī)定的邏輯功能者，叫做JK觸發(fā)器。表5.6.2 JK觸發(fā)器特性表JK觸發(fā)器的狀態(tài)轉換圖特性方程：邏輯符號：3、T 觸發(fā)器 將JK觸發(fā)器的兩個輸入端J和K連在一起作為T端,就可得到T觸發(fā)器。特性方程：表5.6.3 T觸發(fā)器的特性表 當T觸發(fā)器的控制端接至固定的高電平時（即T恒等于1），則 即每次CLK信號作用

13、后觸發(fā)器必然翻轉成與初始狀態(tài)相反狀態(tài)。有時也把這種接法的觸發(fā)器叫做T 觸發(fā)器。圖5.6.3 T觸發(fā)器的狀態(tài)轉換圖和邏輯符號4、D 觸發(fā)器 凡在時鐘信號作用下邏輯功能符合表5.6.4特性表所規(guī)定的邏輯功能者，叫做D觸發(fā)器。特性方程：圖5.6.4 D觸發(fā)器的狀態(tài)轉換圖表5.6.4 D觸發(fā)器的特性表一、SR鎖存器二、JK觸發(fā)器四、T 觸發(fā)器小結三、T 觸發(fā)器五、D 觸發(fā)器觸發(fā)器的次態(tài)和現(xiàn)態(tài)及輸入信號之間在穩(wěn)態(tài)下 的邏輯關系。 二、 觸發(fā)器的電路結構與邏輯功能的關系電路構成由什么電路實現(xiàn)。(帶有各自相異的動作特點)邏輯功能:電路結構: 在JK 、 SR 、 T三種類型觸發(fā)器中，JK觸發(fā)器的邏輯功能最強，它包含了SR和T觸發(fā)器的所有邏輯功能。因此，在需要使用SR和T觸發(fā)器的場合完全可以用JK觸發(fā)器來代替。三、觸發(fā)器邏輯功能的轉