環(huán)境下的設(shè)計精品課件

1、環(huán)境下的設(shè)計第1頁，共23頁，2022年，5月20日，15點27分，星期四11.1 FPGA設(shè)計初步FPGA是現(xiàn)場可編程門陣列(Field Programmable Gate Array)的簡稱，它具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高級適用范圍寬的特點，兼容了PLD和通用門陣列的特點，同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能，因此可以實現(xiàn)大規(guī)模的集成電路設(shè)計。在進行FPGA項目設(shè)計之前，首先要了解FPGA設(shè)計的相關(guān)基礎(chǔ)知識，包括基本概念、設(shè)計流程等。11.1.1 FPGA的基本概念11.1.2 FPGA設(shè)計流程11.1.3 VHDL語言簡介2022/9/22清華大學(xué)出版社Page

2、 2第2頁，共23頁，2022年，5月20日，15點27分，星期四11.1.1 FPGA的基本概念FPGA是現(xiàn)場可編程門陣列(Field Programmable Gate Array)的簡稱，通常包含三類可編程資源：可編程邏輯功能塊、可編程I/O塊和可編程內(nèi)部互連?？删幊踢壿嫻δ軌K：它是實現(xiàn)用戶功能的基本單元，它們通常排列成一個陣列，散布于整個芯片；可編程I/O塊：用于完成芯片上邏輯與外部封裝腳的接口，常圍繞著陣列排列于芯片四周；可編程內(nèi)部互連：它包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個可編程邏輯塊或I/O塊連接起來，構(gòu)成特定功能的電路。2022/9/22清華大學(xué)出版社Page

3、 3第3頁，共23頁，2022年，5月20日，15點27分，星期四FPGA內(nèi)部多采用查找表的結(jié)構(gòu)。查找表簡稱為LUT (Look-Up-Table)，LUT本質(zhì)上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT都可以看成一個具有4位地址線的161的RAM?；诓檎冶恚↙UT）的FPGA的結(jié)構(gòu)采用這種查找表結(jié)構(gòu)的FPGA有Altera的ACEX和APEX系列及Xilinx的Spartan和Virtex系列等。查找表結(jié)構(gòu)的FPGA邏輯實現(xiàn)原理2022/9/22清華大學(xué)出版社Page 4第4頁，共23頁，2022年，5月20日，15點27分，星期四11.1.2 FPGA設(shè)計流程1

4、創(chuàng)建FPGA項目2設(shè)置FPGA項目的屬性創(chuàng)建好FPGA項目之后，還需要對相關(guān)屬性，如錯誤報告、比較器、綜合和仿真等進行設(shè)置，以幫助項目的設(shè)計和優(yōu)化。3VHDL編譯環(huán)境在已創(chuàng)建的FPGA項目中，執(zhí)行菜單命令【文件】【創(chuàng)建】【VHDL文件】，在項目文件夾中將自動生成一個VHDLl.Vhd文件VHDLl.Vhd文件。同時，此文件在主窗口中被打開，處于文本編輯器狀態(tài)。2022/9/22清華大學(xué)出版社Page 5第5頁，共23頁，2022年，5月20日，15點27分，星期四11.1.3 VHDL語言簡介目前最主要的硬件描述語言是VHDL和Verilog HDL。VHDL是超高速集成電路硬件描述語言（Ve

5、ry High Speed Integrated Circuit Hardware Description Language）的簡稱，它發(fā)展得較早，語法嚴格；Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，語法較自由。一個完整的VHDL程序包括實體(entity)、結(jié)構(gòu)體(architecture)、配置(configuration)、包 ( package)、庫(library)5個部分。其中，前4個部分是可分別編譯的源設(shè)計單元。VHDL程序結(jié)構(gòu)可以用圖11-10表示。2022/9/22清華大學(xué)出版社Page 6第6頁，共23頁，2022年，5月20日，15點27分，星期

6、四2022/9/22清華大學(xué)出版社Page 7圖11-11 VHDL程序結(jié)構(gòu)第7頁，共23頁，2022年，5月20日，15點27分，星期四1.實體說明實體說明是一個器件的外觀視圖，即從外部看到的器件外貌，包括端口等。實體說明也可以定義參數(shù)，并把參數(shù)從外部傳入模塊內(nèi)部。任何一個基本設(shè)計單元的實體說明都具有如下結(jié)構(gòu)： ENTITY實體名IS GENERIC(類屬表)； PORT(端口表)； 實體說明部分； BEGIN 實體語句部分； END ENTITY實體名； 中的內(nèi)容是可選的，即可以沒有這部分內(nèi)容。2022/9/22清華大學(xué)出版社Page 8第8頁，共23頁，2022年，5月20日，15點27

7、分，星期四2端口說明端口說明是對設(shè)計實體與外部接口的描述，也可以說是對外部引腳信號的名稱、數(shù)據(jù)類型和輸入輸出方向的描述。端口為設(shè)計實體和其外部環(huán)境通信的動態(tài)信息提供通道，其功能對應(yīng)于電路圖符號的一個引腳。實體說明中的每一個I/O信號被稱為一個端口，一個端口就是一個數(shù)據(jù)對象。每個端口必須有一個名字、一個通信模式和一個數(shù)據(jù)類型。是實體的重要組成部分。端口說明的一般格式為：Port(端口名：模式 數(shù)據(jù)類型名； 端口名：模式 數(shù)據(jù)類型名）；2022/9/22清華大學(xué)出版社Page 9第9頁，共23頁，2022年，5月20日，15點27分，星期四3結(jié)構(gòu)體結(jié)構(gòu)體是次級設(shè)計單元，具體指明了該設(shè)計實體的結(jié)構(gòu)或

8、行為，定義了該設(shè)計實體的功能，規(guī)定了該設(shè)計實體的數(shù)據(jù)流程，指定了該實體中內(nèi)部元器件的連接關(guān)系，把一個設(shè)計的輸入和輸出之間的關(guān)系建立起來。由于結(jié)構(gòu)體是對實體功能的具體描述，因此一定要跟在實體的后面。一個結(jié)構(gòu)體的一般書寫格式為：ARCHITECTURE 結(jié)構(gòu)體名 OR 實體名 IS定義語句BEGIN并行處理語句進程語句 -器件的功能實現(xiàn)部分END結(jié)構(gòu)體名； 2022/9/22清華大學(xué)出版社Page 10第10頁，共23頁，2022年，5月20日，15點27分，星期四4.描述風(fēng)格描述風(fēng)格也就是建模方法。用VHDL語言描述結(jié)構(gòu)體有4種方法。(1)行為描述法：采用進程語句，順序描述被稱為設(shè)計實體的行為。

9、(2)數(shù)據(jù)流描述法：采用進程語句，順序描述數(shù)據(jù)流在控制流作用下被加工、處理、存儲的全過程。(3)結(jié)構(gòu)描述法：采用并行處理語句描述設(shè)計實體內(nèi)的結(jié)構(gòu)組織和元器件互連關(guān)系。(4)混合描述法：采用多個進程(process)、多個模塊(blocks)、多個子程序(subprograms)的子結(jié)構(gòu)方式，是將前三種基本的描述方法組合起來。2022/9/22清華大學(xué)出版社Page 11第11頁，共23頁，2022年，5月20日，15點27分，星期四11.2 對VHDL和原理圖的混合設(shè)計與仿真Protel DXP不僅支持原理圖的輸入方法和VHDL輸入方法，還支持VHDL和原理圖混合輸入方法，該方法在適合用VHD

10、L的地方用VHDL，適合用原理圖的地方用原理圖，既增強了電路的可移植性，又減輕了設(shè)計者的設(shè)計壓力，提高了設(shè)計效率。2022/9/22清華大學(xué)出版社Page 12圖11-12 采用VHDL和原理圖相結(jié)合的輸入方法設(shè)計流程第12頁，共23頁，2022年，5月20日，15點27分，星期四11.2.1 創(chuàng)建混合FPGA項目2022/9/22清華大學(xué)出版社Page 13【實例11-1】1位二進制全加器設(shè)計本例中，要求采用VHDL和原理圖的混合設(shè)計方法，設(shè)計一個一位的二進制全加器。全加器的VHDL和原理圖的混合設(shè)計原理圖如圖11-13所示。圖11-13 1位二進制全加法器第13頁，共23頁，2022年，5

11、月20日，15點27分，星期四2022/9/22清華大學(xué)出版社Page 14abSoco0000011010101101一位二進制半加器真值表如表11-2所示。其中a、b是輸入端，So是和、Co進位端。表11-2 二進制半加器真值表第14頁，共23頁，2022年，5月20日，15點27分，星期四11.3 FPGA屬性設(shè)置在Protel DXP的FPGA項目設(shè)計過程中，一般都要通過端口屬性、元件符號屬性、項目屬性、文件屬性和導(dǎo)線屬性等對話框的【參數(shù)】面板中對FPGA項目進行相應(yīng)的參數(shù)設(shè)置。一般有兩種屬性：一般屬性和高級屬性。一般屬性高級屬性2022/9/22清華大學(xué)出版社Page 15第15頁，

12、共23頁，2022年，5月20日，15點27分，星期四11.3.1一般屬性幾乎所有的FPGA項目設(shè)計中都要對項目進行一般屬性的設(shè)置。一般屬性主要用來設(shè)置目標器件以及FPGA項目中的引腳鎖定的相關(guān)信息。 1【引腳鎖定】屬性 【引腳鎖定】屬性用于鎖定目標器件中用于信號傳遞和數(shù)據(jù)交換的引腳?！疽_鎖定】屬性主要放置在項目頂層文件中的端口上，通過添加或者修改參數(shù)來設(shè)置引腳的屬性。【引腳鎖定】屬性的參數(shù)語法如下： NAME: PINNUM TYPE: STRING VALUE:2022/9/22清華大學(xué)出版社Page 16第16頁，共23頁，2022年，5月20日，15點27分，星期四 2【目標器件】屬

13、性 任何FPGA項目的設(shè)計都是先軟件仿真，然后再對器件進行選型和連接?！灸繕似骷繉傩灾饕糜谙虿季趾筒季€工具傳送信息，以方便后面軟件設(shè)計向硬件的轉(zhuǎn)化?！灸繕似骷繉傩栽O(shè)定的參數(shù)語法如下： NAME: PART NAME TYPE: STRING VALUE:2022/9/22清華大學(xué)出版社Page 17第17頁，共23頁，2022年，5月20日，15點27分，星期四 11.3.2高級屬性 高級屬性主要用于優(yōu)化EDIF文件，同時也可為器件或端口加入更多的用于設(shè)計的信息。Protle DXP中的高級屬性包括【關(guān)鍵路徑】屬性、【約束緩沖】屬性，【FPGA_GSR】屬性、【時鐘緩沖】屬性。1【關(guān)鍵路

14、徑】屬性參數(shù)語法： NAME: CRITICAL TYPE: BOOLEAN VALUE: TRUE【關(guān)鍵路徑】屬性中的關(guān)鍵路徑主要是指目標器件中關(guān)鍵信號的路徑。2022/9/22清華大學(xué)出版社Page 18第18頁，共23頁，2022年，5月20日，15點27分，星期四2【約束緩沖】屬性參數(shù)語法： NAME: INHIBITBUF TYPE: BOOLEAN VALUE:TRUE約束緩沖屬性主要用于在【Insert I/O-Buffers】選項打開時，禁止向端口插入I/O緩沖。2022/9/22清華大學(xué)出版社Page 19第19頁，共23頁，2022年，5月20日，15點27分，星期四3.【

15、FPGA_GSR】屬性 參數(shù)語法： NAME: FPGA_GSR TYPE: BOOLEAN VALUE: TRUE如果將FPGA項目的各各部分分開進行編譯，或者當前編譯后的EDIF文件將與其他項目連接，那么頂層的文件中必須有STARTUP符號，而其他層的RESET端則必須添加一個【FPGA_GSR】屬性。一旦為端口加入了【FPGA_GSR】屬性，那么這個端口將不與任何觸發(fā)器的置1和置0端連接。2022/9/22清華大學(xué)出版社Page 20第20頁，共23頁，2022年，5月20日，15點27分，星期四 4【時鐘緩沖】屬性 參數(shù)語法： NAME: CLOCK_BUFFER TYPE: BOOL

16、EAN VALUE: TRUE【時鐘緩沖】屬性主要用于在【Insert I/O Buffers】選項打開時，為輸入緩沖加入時鐘緩沖。如果沒有加入輸入緩沖，則只需要在系統(tǒng)時鐘之前放置一個時鐘緩沖符號即可。2022/9/22清華大學(xué)出版社Page 21第21頁，共23頁，2022年，5月20日，15點27分，星期四11.4 Protel DXP和Altera FPGA接口 Protel DXP支持幾乎所有的Altera的元件集成庫，如表11-4所示。2022/9/22清華大學(xué)出版社Page 22型號FPGA庫StratixAltera FPGAApex 20k/20kE/20KC/IIAltera FPGAFlex 10K/A/B/EAltera FPGAFlex 6000/8000Altera FPGAAcex 1kAltera FPGAMax3000A/5000A/9000AAltera FPGAMax7000/A/E/S/AEAltera FPGAClassicAl