電子設(shè)計(jì)自動(dòng)化技術(shù)(EDA)

1、技術(shù)與應(yīng)用 數(shù)字系統(tǒng)中狀態(tài)機(jī)的設(shè)計(jì)回憶計(jì)數(shù)器設(shè)計(jì)設(shè)計(jì)一電路，包含基4計(jì)數(shù)器，和譯碼輸出模塊。計(jì)數(shù)器的輸出(Present_value)從0到3循環(huán)；當(dāng)計(jì)數(shù)值為2時(shí)，譯碼輸出(DataOut)為“1”，否則輸出“0”。Regs1ClkPresent_valueQ(n)Next_valueQ(n+1) 譯碼DataOutZ(n)Regs1ClkPresent_valueQ(n)Next_valueQ(n+1) 譯碼DataOutZ(n)00/001/010/111/0Regs/-1ClkPresent_valueQ(n)Next_valueQ(n+1) 譯碼DataOutZ(n)00/001/01

2、0/111/0擴(kuò)展一個(gè)輸入端din，當(dāng)din = 1時(shí)計(jì)數(shù)器遞增計(jì)數(shù)；當(dāng)din = 0時(shí)計(jì)數(shù)器遞減計(jì)數(shù)。dinDin = 1Din = 1Din = 1Din = 1Din = 0Din = 0Din = 0Din = 0Regs/-1ClkPresent_valueQ(n)Next_valueQ(n+1) 譯碼DataOutZ(n)再將計(jì)數(shù)器修改成一個(gè)狀態(tài)轉(zhuǎn)換器，狀態(tài)為S0, S1, S2, S3。每個(gè)狀態(tài)的取值根據(jù)具體情況而定。比如S0 = 00, S1 = 11, S3 = 01, S4 = 10。dinDin = 1Din = 1Din = 1Din = 100/001/010/111

3、/0Din = 0Din = 0Din = 0Din = 0Regs譯碼ClkPresent_valueQ(n)Next_valueQ(n+1) 譯碼DataOutZ(n)再將計(jì)數(shù)器修改成一個(gè)狀態(tài)轉(zhuǎn)換器，狀態(tài)為S0, S1, S2, S3。每個(gè)狀態(tài)的取值根據(jù)具體情況而定。比如S0 = 00, S1 = 11, S3 = 01, S4 = 10。dinDin = 1Din = 1Din = 1Din = 1S0/0S1/0S2/1S3/0Din = 0Din = 0Din = 0Din = 0Regs譯碼ClkPresent_stateQ(n)Next_stateQ(n+1) 譯碼DataOut

4、Z(n)dinDin = 1Din = 1Din = 1Din = 1S0/0S1/0S2/1S3/0Din = 0Din = 0Din = 0Din = 0現(xiàn)在我們得到了一個(gè)比較通用的時(shí)序電路，這種電路統(tǒng)稱為狀態(tài)機(jī)(State Machine)。狀態(tài)機(jī)的分類： NS組合邏輯電路 CS 寄存器 OL組合邏輯電路DIN CP RDMoore狀態(tài)機(jī)內(nèi)部結(jié)構(gòu)圖DOUTDOUT NS組合邏輯電路 CS 寄存器 OL組合邏輯電路DIN CP RDMealy狀態(tài)機(jī)的內(nèi)部結(jié)構(gòu)圖moore型和mealy型狀態(tài)機(jī)的表示方法1方法一：狀態(tài)轉(zhuǎn)換表輸入當(dāng)前狀態(tài)下一狀態(tài)輸出0000001010000000狀態(tài)機(jī)的表示方

5、法2方法二：算法流程圖 方法與軟件程序的流程圖類似狀態(tài)轉(zhuǎn)換表和算法流程圖都不適合復(fù)雜系統(tǒng)的設(shè)計(jì)狀態(tài)機(jī)的表示方法3方法三：狀態(tài)轉(zhuǎn)換圖這是最流行的表示方法狀態(tài)1狀態(tài)4狀態(tài)2狀態(tài)3入/出入入入/出/出/出Moore條件控制定序直接控制定序狀態(tài)機(jī)的表示方法3方法三：狀態(tài)轉(zhuǎn)換圖這是最流行的表示方法狀態(tài)1狀態(tài)4狀態(tài)2狀態(tài)3入/出入入入/出/出/出/出Mealy條件控制定序直接控制定序?yàn)槭裁匆褂脿顟B(tài)機(jī)一般有限狀態(tài)機(jī)的設(shè)計(jì) 有限狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)。 狀態(tài)機(jī)的結(jié)構(gòu)模式相對(duì)簡(jiǎn)單。 狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊。 狀態(tài)機(jī)的VHDL表述豐富多樣。 在高速運(yùn)算和控制方面，狀

6、態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。 就可靠性而言，狀態(tài)機(jī)的優(yōu)勢(shì)也是十分明顯的。有限狀態(tài)機(jī)的VHDL設(shè)計(jì)用戶自定義數(shù)據(jù)類型定義語(yǔ)句TYPE語(yǔ)句用法如下：TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型 ;或TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 ;以下列出了兩種不同的定義方式：TYPE myarray IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ;TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ;有限狀態(tài)機(jī)的VHDL設(shè)計(jì)用戶自定義數(shù)據(jù)類型定義語(yǔ)句TYPE m_state IS ( st0，st1，st2，st3，st4，st5 )

7、;SIGNAL present_state，next_state : m_state ;一般有限狀態(tài)機(jī)的設(shè)計(jì)實(shí)現(xiàn)有限狀態(tài)機(jī)的VHDL設(shè)計(jì)1. 說明部分2. 主控時(shí)序進(jìn)程一般狀態(tài)機(jī)結(jié)構(gòu)框圖工作示意圖ARCHITECTURE .IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; . 主控時(shí)序進(jìn)程主控組合進(jìn)程3. 主控組合進(jìn)程一般有限狀態(tài)機(jī)的設(shè)計(jì)實(shí)現(xiàn) 主控組合進(jìn)程的任務(wù)是根據(jù)外部輸入的控制信號(hào)（包括來自狀態(tài)機(jī)外部的信號(hào)和來自狀態(tài)機(jī)內(nèi)部其它非主控的組合或時(shí)序進(jìn)程的信號(hào)），或（和）當(dāng)前狀態(tài)的狀態(tài)值確定下一狀

8、態(tài)（next_state）的取向，即next_state的取值內(nèi)容，以及確定對(duì)外輸出或?qū)?nèi)部其它組合或時(shí)序進(jìn)程輸出控制信號(hào)的內(nèi)容。4. 輔助進(jìn)程LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 );END s_machine;ARCHITECTURE behv OF s_machine I

9、S TYPE FSM_ST IS (s0, s1, s2, s3); SIGNAL current_state, next_state: FSM_ST;BEGIN REG: PROCESS (reset,clk) BEGIN IF reset = 1 THEN current_state = s0; ELSIF clk=1 AND clkEVENT THEN current_state comb_outputs= 5; IF state_inputs = 00 THEN next_state=s0; ELSE next_state comb_outputs= 8; IF state_input

10、s = 00 THEN next_state=s1; ELSE next_state comb_outputs= 12; IF state_inputs = 11 THEN next_state = s0; ELSE next_state comb_outputs = 14; IF state_inputs = 11 THEN next_state = s3; ELSE next_state = s0; END IF; END case; END PROCESS; END behv;接上頁(yè)思考：moore？ormealy？狀態(tài)機(jī)的工作時(shí)序圖一般有限狀態(tài)機(jī)的設(shè)計(jì)狀態(tài)機(jī)的應(yīng)用設(shè)計(jì)例子：設(shè)計(jì)一個(gè)二進(jìn)

11、制序列檢測(cè)器，當(dāng)檢測(cè)到10110序列時(shí)，就輸出1(一個(gè)時(shí)鐘周期的脈沖)。其他情況下輸出0。 規(guī)定檢測(cè)到一次之后，檢測(cè)器復(fù)位到最初始的狀態(tài)，重新從頭檢測(cè)。如下所示：輸入：01101101101100輸出：1000001狀態(tài)轉(zhuǎn)換圖設(shè)計(jì)（Moore）10110S0/0S1/0S2/0S3/0S4/0S5/1Reset11001101001010110s1s2s3s4s5s0問題1：如何保證狀態(tài)機(jī)在初始時(shí)狀態(tài)為s0？問題2：在狀態(tài)機(jī)跑飛，即脫離有效狀態(tài)(s0s5)時(shí)，如何使?fàn)顟B(tài)機(jī)能恢復(fù)工作Sx/0波形波形如下圖所示問題：如果需要將輸出脈沖往前推一個(gè)時(shí)鐘周期，該如何修改設(shè)計(jì)？1011010110s1s2

12、s3s4s5s0輸入時(shí)鐘輸出當(dāng)前狀態(tài) 發(fā)現(xiàn)當(dāng)當(dāng)前壯態(tài)為s4，并且輸入為0時(shí)，輸出為1。狀態(tài)轉(zhuǎn)換圖設(shè)計(jì)(Mealy)S0S1S2S3S4S5Reset100110100101sX/0/0/0/0/0/0/0/0/0/1/0/01011010110s1s2s3s4s5s0/00/1s0練習(xí)：用狀態(tài)機(jī)設(shè)計(jì)序列檢測(cè)器（）在通信系統(tǒng)中可以有什么用途？用VHDL設(shè)計(jì)狀態(tài)機(jī) AD574A采樣控制狀態(tài)機(jī) VHDL綜合器易于優(yōu)化 易構(gòu)成性能良好的時(shí)序邏輯模塊 結(jié)構(gòu)模式簡(jiǎn)單、層次分明、易讀易懂、易排錯(cuò) 運(yùn)行模式類似于CPU，易于進(jìn)行順序控制 利用同步時(shí)序和全局時(shí)鐘線可實(shí)現(xiàn)高速FSM 高可靠性，非法狀態(tài)易控制 為什

13、么要使用狀態(tài)機(jī)？AD574控制方法現(xiàn)在我們來討論AD574A 的CE、12/n8、nCS、R/nC和A0 對(duì)其工作狀態(tài)的控制過程。在CE=1、nCS=0 同時(shí)滿足時(shí)，AD574A 才會(huì)正常工作，在AD574 處于工作狀態(tài)時(shí)，當(dāng)R/nC=0 時(shí)A/D 轉(zhuǎn)換，當(dāng)R/nC=1 時(shí)進(jìn)行數(shù)據(jù)讀出。12/n8和A0 端用來控制啟動(dòng)轉(zhuǎn)換的方式和數(shù)據(jù)輸出格式。A0=0時(shí)，啟動(dòng)的是按完整12 位數(shù)據(jù)方式進(jìn)行的。當(dāng)A0=1 時(shí)，按8 位A/D 轉(zhuǎn)換方式進(jìn)行。當(dāng)R/nC=1，也即當(dāng)AD574A 處于數(shù)據(jù)狀態(tài)時(shí)，A0 和12/n8控制數(shù)據(jù)輸出狀態(tài)的格式。當(dāng)12/n8=1 時(shí)，數(shù)據(jù)以12 位并行輸出，當(dāng)12/n8=0

14、時(shí)，數(shù)據(jù)以8 位分兩次輸出。而當(dāng)A0=0 時(shí)，輸出轉(zhuǎn)換數(shù)據(jù)的高8 位，A0=1 時(shí)輸出A/D 轉(zhuǎn)換數(shù)據(jù)的低4 位，這四位占一個(gè)字節(jié)的高半字節(jié)，低半字節(jié)補(bǔ)零。其控制邏輯真值表見表1。Moore型有限狀態(tài)機(jī)的設(shè)計(jì)三進(jìn)程有限狀態(tài)機(jī)CE nCS R/nC 12/n8 A0工 作 狀 態(tài)0XXXX禁止X1XXX禁止100X0啟動(dòng)12位轉(zhuǎn)換100X1啟動(dòng)8位轉(zhuǎn)換1011X12位并行輸出有效10100高8位并行輸出有效10101低4位加上尾隨4個(gè)0有效AD574邏輯控制真值表（X表示任意）三進(jìn)程有限狀態(tài)機(jī)AD574工作時(shí)序 STATUS：AD574芯片的一個(gè)輸出引腳，標(biāo)志芯片的忙或閑的狀態(tài)，在轉(zhuǎn)換進(jìn)行時(shí)，它

15、為高電平，轉(zhuǎn)換結(jié)束時(shí)變低電平。8051與AD574的接口電路三進(jìn)程有限狀態(tài)機(jī)AD574工作時(shí)序三進(jìn)程有限狀態(tài)機(jī) 采樣狀態(tài)機(jī)結(jié)構(gòu)框圖LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT (D :IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK ,STATUS : IN STD_LOGIC;-狀態(tài)機(jī)時(shí)鐘CLK，AD574狀態(tài)信號(hào)STATUS LOCK0 : OUT STD_LOGIC; -內(nèi)部鎖存信號(hào)LOCK的測(cè)試信號(hào) CS,A0,RC,K12X8 : OUT STD_LOGIC; -AD574控制

16、信號(hào) Q : OUT STD_LOGIC_VECTOR(11 DOWNTO 0); -鎖存數(shù)據(jù)輸出END AD574;ARCHITECTURE behav OF AD574 ISTYPE states IS (st0, st1, st2, st3,st4); SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGIN K12X8 = 1; LOCK0 next_state next_state IF (ST

17、ATUS=1) THEN next_state = st2; ELSE next_state next_state next_state next_state CS=1; A0=1;RC=1;LOCK CS=0; A0=0;RC=0;LOCK CS=0; A0=0;RC=0;LOCK CS=0; A0=0;RC=1;LOCK CS=0; A0=0;RC=1;LOCKCS=1; A0=1;RC=1;LOCK=0;-其它情況返回初始態(tài) 接下頁(yè)接上頁(yè)END CASE ; END PROCESS COM2 ; REG: PROCESS (CLK) - 時(shí)序進(jìn)程 BEGIN IF ( CLKEVENT

18、AND CLK=1) THEN current_state = next_state; END IF; END PROCESS REG; LATCH1 : PROCESS (LOCK) - 數(shù)據(jù)鎖存器進(jìn)程 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL = D ; END IF; END PROCESS ; Q = REGL; END behav;接上頁(yè)三進(jìn)程有限狀態(tài)機(jī)AD574采樣狀態(tài)機(jī)工作時(shí)序單進(jìn)程Moore型有限狀態(tài)機(jī)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 IS PORT (DATAIN

19、 :IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0, ST1, ST2, ST3,ST4); SIGNAL C_ST : ST_TYPE ; BEGIN PROCESS(CLK,RST) BEGIN IF RST =1 THEN C_ST = ST0 ; Q IF DATAIN =10 THEN C_ST = ST1 ; ELSE

20、 C_ST = ST0 ; END IF; Q IF DATAIN =11 THEN C_ST = ST2 ; ELSE C_ST = ST1 ;END IF; Q IF DATAIN =01 THEN C_ST = ST3 ; ELSE C_ST = ST0 ;END IF; Q IF DATAIN =00 THEN C_ST = ST4 ; ELSE C_ST = ST2 ;END IF; Q IF DATAIN =11 THEN C_ST = ST0 ; ELSE C_ST = ST3 ;END IF; Q C_ST = ST0; END CASE; END IF; END PROCES

21、S;END behav;接上頁(yè)狀態(tài)機(jī)綜合后的RTL電路模塊圖單進(jìn)程Moore型有限狀態(tài)機(jī)單進(jìn)程Moore型有限狀態(tài)機(jī)單進(jìn)程狀態(tài)機(jī)工作時(shí)序單進(jìn)程Moore型有限狀態(tài)機(jī)2進(jìn)程狀態(tài)機(jī)工作時(shí)序圖Mealy型有限狀態(tài)機(jī)的設(shè)計(jì)LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 IS TYPE states IS

22、 (st0, st1, st2, st3,st4); SIGNAL STX : states ; BEGIN COMREG : PROCESS(CLK,RESET) -決定轉(zhuǎn)換狀態(tài)的進(jìn)程 BEGIN IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX STX IF DATAIN = 1 THEN Q = 10000 ; ELSE Q IF DATAIN = 0 THEN Q =

23、 10111 ; ELSE Q IF DATAIN = 1 THEN Q = 10101 ; ELSE Q IF DATAIN = 0 THEN Q = 11011 ; ELSE Q IF DATAIN = 1 THEN Q = 11101 ; ELSE Q Q=00000 ; END CASE ;END PROCESS COM1 ;END behav;接上頁(yè)上例狀態(tài)機(jī)工作時(shí)序圖MEALY2： LIBRARY IEEE; -MEALY FSMUSE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY2 IS PORT ( CLK ,DATAIN,RESET : IN ST

24、D_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY2;ARCHITECTURE behav OF MEALY2 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; SIGNAL Q1 : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN COMREG : PROCESS(CLK,RESET) -決定轉(zhuǎn)換狀態(tài)的進(jìn)程 BEGIN IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN =

25、 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX STX IF DATAIN = 1 THEN Q2 := 10000 ; ELSE Q2 := 01010 ; END IF ; WHEN st1 = IF DATAIN = 0 THEN Q2 := 10111 ; ELSE Q2:=10100 ; END IF ; WHEN st2 = IF DATAIN = 1 THEN Q2 := 10101 ; ELSE Q2:=10011 ; END IF ; WHEN st3= IF D

26、ATAIN = 0 THEN Q2 := 11011 ; ELSE Q2:=01001 ; END IF ; WHEN st4= IF DATAIN = 1 THEN Q2 := 11101 ; ELSE Q2:=01101 ; END IF ; WHEN OTHERS = Q2:=00000 ; END CASE ; 接下頁(yè)IF CLKEVENT AND CLK = 1 THEN Q1=Q2; END IF; END PROCESS COM1 ; Q next_state next_state IF (STATUS=1) THEN next_state = st2; ELSE next_st

27、ate next_state next_state next_state = st0; END CASE ; OUT4 = current_state(4 DOWNTO 1); END PROCESS COM1 ; REG: PROCESS (CLK) - 時(shí)序進(jìn)程 BEGIN IF ( CLKEVENT AND CLK=1) THEN current_state = next_state; END IF; END PROCESS REG; LK = current_state(1) ; LATCH1 : PROCESS ( LK ) - 數(shù)據(jù)鎖存器進(jìn)程 BEGIN IF LK=1 AND L

28、KEVENT THEN REGL = D ; 接下頁(yè)END IF; END PROCESS ; Q next_state next_state next_state next_state = st0; END case;.alarm if(inx=1) then state= B; elsif(inx=1) then state if(inx=1) then state= C; elsif(inx=0) then state if(inx=1) then state= C; elsif(inx=0) then state= A; end if;END CASE; end if; end pro

29、cess;One-hot Encoding(1)architecture one of statemachine2 is constant A :std_logic_vector(2 downto 0) := 001; constant B :std_logic_vector(2 downto 0) := 010; constant C :std_logic_vector(2 downto 0) := 100; signal state : std_logic_vector( 2 downto 0);begin process(clk) begin if(reset = 0) then sta

30、te if(inx=1) then state= B; elsif(inx=0) then state if(inx=1) then state= C; elsif(inx=0) then state if(inx=1) then state= C; elsif(inx=0) then state= A; end if; END CASE; end if; end process; end one;One-hot Encoding(2-1) process(inx , iState) variable iNext_State :std_logic_vector ( 2 downto 0); begin iNext_State := 000; if(istate (0)=1) then if(inx=1) then iNext_State(1) := 1; elsif(inx=0) then iNext_State(0) := 1; end if; elsif(istate (1)=1)then if(inx=1) then iNext_State(2)