數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路

1、數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路教學(xué)要求理解半導(dǎo)體器件的開關(guān)特性。理解TTL與非門，OCTSL門電路的內(nèi)部結(jié)構(gòu)及工作原理。掌握TTL門電路的外部特性、參數(shù)和使用方法。重點(diǎn)、難點(diǎn)：TTL門電路的外部特性、參數(shù)和使用方法。作業(yè)：數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路門電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與我們所講過的基本邏輯關(guān)系相對(duì)應(yīng)，門電路主要有：與門、或門、與非門、或非門、異或門等。在數(shù)字電路中，一般用高電平代表1、低點(diǎn)平代表0，即所謂的正邏輯系統(tǒng)。 2 邏輯門電路數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件的導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài)。邏輯0和1： 電子

2、電路中用高、低電平來表示。2.1 二極管的開關(guān)特性邏輯門電路：用以實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路。簡(jiǎn)稱門電路?；竞统Ｓ瞄T電路有與門、或門、非門（反相器）、與非門、或非門、與或非門和異或門等。二極管符號(hào)：正極負(fù)極uD 數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路uououi0V時(shí)，二極管截止，如同開關(guān)斷開，uo0V。ui5V時(shí)，二極管導(dǎo)通，如同的電壓源，uo。二極管的反向恢復(fù)時(shí)間限制了二極管的開關(guān)速度。Ui時(shí)，二極管截止，iD=0。Ui時(shí)，二極管導(dǎo)通。數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路10 ViVoKVccR只要能判斷高低電平即可K開-Vo=1, 輸出高電平K合-Vo=0, 輸出低電平可用三極管代替數(shù)

3、字邏輯基礎(chǔ)邏輯門電路組合邏輯電路R1R2AF+VccuAtuFt+Vcc0.3V三極管的開關(guān)特性：數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路 三極管的開關(guān)特性數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路RbRc+VCCbce截止?fàn)顟B(tài)飽和狀態(tài)iBIBSui=UILuo=+VCCui=UIHuoRbRc+VCCbce0.7V0.3V飽和區(qū)截止區(qū)放大區(qū)數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路ui時(shí)，因?yàn)閡BE，iB=0，三極管工作在截止?fàn)顟B(tài)，ic=0。因?yàn)閕c=0，所以輸出電壓：ui=1V時(shí)，三極管導(dǎo)通，基極電流：因?yàn)?iBIBS，三極管工作在飽和狀態(tài)。輸出電壓：uoUCES數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路二極管與門FD

4、1D2AB+12V設(shè)二極管的飽和壓降為伏。 2.3 分立元件門電路 數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路二極管或門FD1D2AB-12V數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路R1DR2AF+12V+3V三極管非門嵌位二極管（三極管的飽和壓降假設(shè)為伏）數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路R1DR2F+12V+3V三極管非門D1D2AB+12V二極管與門與非門數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路1. 體積大、工作不可靠。2. 需要不同電源。3. 各種門的輸入、輸出電平不匹配。分立元件門電路的缺點(diǎn)數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路2.4.1 TTL與非門的基本原理與分立元件電路相比，集成電路具有體積小、可靠性

5、高、速度快的特點(diǎn)，而且輸入、輸出電平匹配，所以早已廣泛采用。根據(jù)電路內(nèi)部的結(jié)構(gòu)，可分為DTL、TTL、HTL、MOS管集成門電路等。 2.4 TTL集成門電路數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路TTL與非門的內(nèi)部結(jié)構(gòu)+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路1. 任一輸入為低電平（）時(shí)“0”1V不足以讓T2、T5導(dǎo)通三個(gè)PN結(jié)導(dǎo)通需2.1V+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路+5VFR4R2R13kR5T3T4T1b1c1ABC1. 任一輸入為低電平（）時(shí)“0”1Vuouo=

6、5-uR2-ube3-ube4高電平！數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路2. 輸入全為高電平（）時(shí)“1”全導(dǎo)通電位被嵌在全反偏1V截止+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路2. 輸入全為高電平（）時(shí)+5VFR2R13kT2R3T1T5b1c1ABC全反偏“1”飽和uF數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路一、電壓傳輸特性2.4.2 TTL與非門的特性和技術(shù)參數(shù)測(cè)試電路&+5Vuiu0數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路u0(V)ui(V)123UOH(3.4V)UOL(0.3V)傳輸特性曲線u0(V)ui(V)123UOH“1”UOL(0

7、.3V)閾值UT理想的傳輸特性輸出高電平輸出低電平數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路1. 輸出高電平UOH、輸出低電平UOL UOH2.4V UOL 0.4V 便認(rèn)為合格。 典型值UOH=3.4V UOL 0.3V 。 2. 閾值電壓UTuiUT時(shí)，認(rèn)為ui是高電平。UT數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路二、輸入、輸出負(fù)載特性&？1. 前后級(jí)之間電流的聯(lián)系數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路R1T1+5V前級(jí)輸出為 高電平時(shí)前級(jí)后級(jí)反偏前級(jí)流出電流IOH（拉電流）+5VR4R2R5T3T4數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路前級(jí)輸出為 低電平時(shí)R1T1+5V前級(jí)后級(jí)流入前級(jí)的電流IOL 約 1.4

8、mA (灌電流)+5VR2R13kT2R3T1T5b1c1數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路灌電流的計(jì)算飽和數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路關(guān)于電流的技術(shù)參數(shù)數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路2. 扇出系數(shù)N0與門電路輸出驅(qū)動(dòng)同類門的個(gè)數(shù)+5VR4R2R5T3T4T1前級(jí)T1T1IiH1IiH3IiH2IOH前級(jí)輸出為 高電平時(shí)例如：數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路+5VR2R13kT2R3T1T5b1c1前級(jí)IOLIiL1IiL2IiL3前級(jí)輸出為 低電平時(shí)數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路輸出低電平時(shí)，流入前級(jí)的電流（灌電流）：輸出高電平時(shí)，前級(jí)流出的電流（拉電流）：一般與非門的扇出系

9、數(shù)為10。 由于IOL、IOH的限制，每個(gè)門電路輸出端所帶門電路的個(gè)數(shù)，稱為扇出系數(shù)。數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路3. 輸入端通過電阻R接地的情況Rui輸入端“1”,“0”？+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路R較小時(shí)R較小時(shí)，uiUT 相當(dāng)輸入低電平，所以輸出為高電平。Rui+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路R增大RuiuiUT時(shí)，輸入變高，輸出變低電平。R臨界Rui+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC數(shù)字邏輯基礎(chǔ)邏輯門電路組合

10、邏輯電路1. 懸空的輸入端相當(dāng)于接高電平。2. 為了防止干擾，可將懸空的輸入端接高電平。說明數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路4. 平均傳輸時(shí)間tuiotuoo50%50%tpd1tpd2平均傳輸時(shí)間傳輸時(shí)間一般為納秒數(shù)量級(jí)數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路一、 集電極開路的與非門（OC門）集電極懸空無T3,T4+5VFR2R13kT2R3T1T5b1c1ABCT3T4 2.4.3 其它類型的TTL門電路數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路符號(hào)數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路應(yīng)用時(shí)輸出端要接一上拉負(fù)載電阻RLRLUCC+5VFR2R13kT2R3T1T5b1c1ABC數(shù)字邏輯基礎(chǔ)邏輯門電路組合

11、邏輯電路1. OC門可以實(shí)現(xiàn)“線與”功能&UCCF1F2F3FF=F1F2F3RL輸出級(jí)UCCRLT5T5T5F數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路F=F1F2F3?任一導(dǎo)通F=0UCCRLF1F2F3F數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路全部截止F=1F=F1F2F3?所以：F=F1F2F3UCCRLF1F2F3F數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路2. 負(fù)載電阻RL和電源 UCC可以根據(jù)情況選擇&J+30V220VJ如RL用繼電器線圈（J）替代，可以實(shí)現(xiàn)對(duì)其它電路的控制。數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路問題1. 如何確定上拉電阻RL?（RL(max) RL(min)）參考：教材P52和P53，

12、閻石數(shù)字電子技術(shù)基礎(chǔ)P802. 一般的TTL與非門能否線與？參考：教材P51倒數(shù)第六行， 楊福生電子技術(shù)P320數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路二、 三態(tài)門E-控制端+5VFR4R2R1T2R5R3T3T4T1T5ABDE數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路01截止+5VFR4R2R1T2R5R3T3T4T1T5ABDE數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路10導(dǎo)通截止截止高阻態(tài)+5VFR4R2R1T2R5R3T3T4T1T5ABDE數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路&ABF符號(hào)功能表低電平起作用數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路&ABF符號(hào)功能表高電平起作用數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路三態(tài)

13、門主要作為TTL電路與總線間的接口電路用途：E1、E2、E3輪流接入高電平，將不同數(shù)據(jù)（A、B、C）分時(shí)送至總線。E1E2E3公用總線ABC數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路TTL系列集成電路及主要參數(shù)TTL系列集成電路74：標(biāo)準(zhǔn)系列，前面介紹的TTL門電路都屬于74系列，其典型電路與非門的平均傳輸時(shí)間tpd10ns，平均功耗P10mW。74H：高速系列，是在74系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時(shí)間tpd6ns，平均功耗P22mW。74S：肖特基系列，是在74H系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時(shí)間tpd3ns，平均功耗P19mW。74LS：低功耗肖特基系列，是在

14、74S系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時(shí)間tpd9ns，平均功耗P2mW。74LS系列產(chǎn)品具有最佳的綜合性能，是TTL集成電路的主流，是應(yīng)用最廣的系列。數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路TTL與非門主要參數(shù)（1）輸出高電平UOH：TTL與非門的一個(gè)或幾個(gè)輸入為低電平時(shí)的輸出電平。產(chǎn)品規(guī)范值UOH，標(biāo)準(zhǔn)高電平USH。（2）高電平輸出電流IOH：輸出為高電平時(shí)，提供給外接負(fù)載的最大輸出電流，超過此值會(huì)使輸出高電平下降。IOH表示電路的拉電流負(fù)載能力。（3）輸出低電平UOL：TTL與非門的輸入全為高電平時(shí)的輸出電平。產(chǎn)品規(guī)范值UOL，標(biāo)準(zhǔn)低電平USL。（4）低電平輸出電流IOL：輸出

15、為低電平時(shí)，外接負(fù)載的最大輸出電流，超過此值會(huì)使輸出低電平上升。IOL表示電路的灌電流負(fù)載能力。（5）扇出系數(shù)NO：指一個(gè)門電路能帶同類門的最大數(shù)目，它表示門電路的帶負(fù)載能力。一般TTL門電路NO8，功率驅(qū)動(dòng)門的NO可達(dá)25。（6）最大工作頻率fmax：超過此頻率電路就不能正常工作。數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路（7）輸入開門電平UON：是在額定負(fù)載下使與非門的輸出電平達(dá)到標(biāo)準(zhǔn)低電平USL的輸入電平。它表示使與非門開通的最小輸入電平。一般TTL門電路的UON (UIH。（8）輸入關(guān)門電平UOFF：使與非門的輸出電平達(dá)到標(biāo)準(zhǔn)高電平USH的輸入電平。它表示使與非門關(guān)斷所需的最大輸入電平。一般T

16、TL門電路的UOFF(UIL。（9）高電平輸入電流IIH：輸入為高電平時(shí)的輸入電流，也即當(dāng)前級(jí)輸出為高電平時(shí)，本級(jí)輸入電路造成的前級(jí)拉電流。（10）低電平輸入電流IIL：輸入為低電平時(shí)的輸出電流，也即當(dāng)前級(jí)輸出為低電平時(shí)，本級(jí)輸入電路造成的前級(jí)灌電流。（11）平均傳輸時(shí)間tpd：信號(hào)通過與非門時(shí)所需的平均延遲時(shí)間。在工作頻率較高的數(shù)字電路中，信號(hào)經(jīng)過多級(jí)傳輸后造成的時(shí)間延遲，會(huì)影響電路的邏輯功能。（12）空載功耗：與非門空載時(shí)電源總電流ICC與電源電壓VCC的乘積。數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路教學(xué)要求理解CMOS門電路的內(nèi)部結(jié)構(gòu)及工作原理掌握CMOS門電路的外部特性、參數(shù)和使用方法。重點(diǎn)

17、、難點(diǎn)：CMOS門電路的外部特性、參數(shù)和使用方法。作業(yè)：數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路2.6.1 CMOS反相器0UDSID負(fù)載線ui=“1”ui=“0”uo=“0”uo=“1”uiuoUCCRDS 2.6 CMOS邏輯門電路數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路一、場(chǎng)效應(yīng)管的開關(guān)特性工作原理電路轉(zhuǎn)移特性曲線輸出特性曲線uiuiGDSRD+VDDGDSRD+VDDGDSRD+VDD截止?fàn)顟B(tài)uiUTuo0數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路當(dāng)uA0V時(shí)，由于uGSuA0V，小于開啟電壓UT，所以MOS管截止。輸出電壓為uYVDD10V。當(dāng)uA10V時(shí)，由于uGSuA10V，大于開啟電壓UT，所以M

18、OS管導(dǎo)通，且工作在可變電阻區(qū)，導(dǎo)通電阻很小，只有幾百歐姆。輸出電壓為uY0V。數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路二、CMOS反相器UCCST2DT1AFNMOS管PMOS管CMOS電路數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路1、CMOS非門（1）uA0V時(shí)，TN截止，TP導(dǎo)通。輸出電壓uYVDD10V。（2）uA10V時(shí)，TN導(dǎo)通，TP截止。輸出電壓uY0V。數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路2.6.2 CMOS門電路1、CMOS與非門A、B當(dāng)中有一個(gè)或全為低電平時(shí)，TN1、TN2中有一個(gè)或全部截止，TP1、TP2中有一個(gè)或全部導(dǎo)通，輸出Y為高電平。只有當(dāng)輸入A、B全為高電平時(shí)，TN1和TN2才會(huì)都導(dǎo)通，TP1和TP2才會(huì)都截止，輸出Y才會(huì)為低電平。數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路2、CMOS或非門只要輸入A、B當(dāng)中有一個(gè)或全為高電平，TP1、TP2中有一個(gè)或全部截止，TN1、TN2中有一個(gè)或全部導(dǎo)通，輸出Y為低電平。只有當(dāng)A、B全為低電平時(shí)，TP1和TP2才會(huì)都導(dǎo)通，TN1和TN2才會(huì)都截止，輸出Y才會(huì)為高電平。數(shù)字邏輯基礎(chǔ)邏輯門電路組合邏輯電路與門Y=AB=AB或門Y=A+B=A+BCMOS與或非門數(shù)字邏輯