HDL設(shè)計(jì)數(shù)字UART(中英文翻譯)

1、譯文基于FPGA的串行控制器設(shè)計(jì)Thomas Oelsner QuickkLogicc Euroope 應(yīng)用注釋：QAN200簡(jiǎn)介目前設(shè)計(jì)開發(fā)和和驗(yàn)證FPGGA系統(tǒng)時(shí)，硬硬件描述語(yǔ)言言HDL的使使用變得越來(lái)來(lái)越主流。采采用行為級(jí)描描述不僅提高高了產(chǎn)品的設(shè)設(shè)計(jì)效率，而而且在設(shè)計(jì)驗(yàn)驗(yàn)證中顯示出出其獨(dú)特的優(yōu)優(yōu)勢(shì)。目前最最流行的HDDL語(yǔ)言是VVeriloog和VHDDL語(yǔ)言。本本文介紹了采采用veriilog語(yǔ)言言對(duì)數(shù)字異步步串行收發(fā)器器進(jìn)行設(shè)計(jì)和和驗(yàn)證。UART 通用異步串行收收發(fā)器(UART)由二個(gè)獨(dú)立的的HDL模塊組成。一個(gè)模模塊實(shí)現(xiàn)發(fā)射射功能，而另一個(gè)模塊則則實(shí)現(xiàn)接收功功能。發(fā)射和接收收功能

2、模塊在在頂層設(shè)計(jì)時(shí)組合合到一起，這種接收和發(fā)發(fā)射的組合是是通信所必需需的。數(shù)據(jù)寫寫入發(fā)射器，從從接收器讀出出，所有的數(shù)數(shù)據(jù)是以二進(jìn)進(jìn)制8字節(jié)的形式通過(guò)一個(gè)雙向向CPU接口。由地址映射的的發(fā)射機(jī)和接接收機(jī)通道可可以很容易地地建立接口。兩個(gè)模塊共共用一個(gè)主控控時(shí)鐘，該時(shí)時(shí)鐘為mcllkx16，在每個(gè)模塊塊里，主控時(shí)時(shí)鐘mclkkx16被分分頻成獨(dú)立的的波特率時(shí)鐘鐘。所有英文的圖和表的標(biāo)題要翻譯成中文所有英文的圖和表的標(biāo)題要翻譯成中文圖 SEQ 圖表 * ARABIC 1 通用異步步串行收發(fā)器器通用異步串行收收發(fā)器的特點(diǎn)點(diǎn)是否具有全雙工操作標(biāo)準(zhǔn)UART數(shù)數(shù)據(jù)幀格式偶校驗(yàn)或奇校驗(yàn)驗(yàn)?zāi)Ｊ狡媾煎e(cuò)誤校驗(yàn)幀錯(cuò)

3、誤校驗(yàn)溢出錯(cuò)誤校驗(yàn)數(shù)據(jù)接收準(zhǔn)備中中斷數(shù)據(jù)發(fā)送準(zhǔn)備中中斷是是是是是是是是表 UARTT功能概述UART的功能能概況注意下面所有圖標(biāo)的格式，統(tǒng)一是居中，字體要一樣。注意下面所有圖標(biāo)的格式，統(tǒng)一是居中，字體要一樣。UART的基本本功能概況見見下圖。左邊為“發(fā)送寄存器器”、“發(fā)送移位寄寄存器”以及“發(fā)送控制邏邏輯模塊”，這些模塊包包含在發(fā)送模模塊”txmixx”中。右邊為“接收移位寄寄存器”、“接收寄存器器”和“接收控制邏邏輯模塊”，這些模塊包包含在發(fā)送模模塊”rxmixx”中。這兩個(gè)模模塊有單獨(dú)的的輸入和輸出出的控制線路路，只有雙向的的數(shù)據(jù)總線、主主時(shí)鐘和復(fù)位位線是共享的是共享的。是共享的。圖的標(biāo)題

4、翻譯圖的標(biāo)題翻譯圖2 UARRT框圖頂層UART系系統(tǒng)的I/OO功能描述符 號(hào)類型描 述mclkx166輸入用于主控時(shí)鐘波波特率的生產(chǎn)產(chǎn)。reset輸入主復(fù)位輸入信號(hào)號(hào)。parityeerr輸出表明被檢測(cè)的數(shù)數(shù)據(jù)幀有無(wú)奇奇偶校驗(yàn)錯(cuò)誤誤。校驗(yàn)編碼碼可以基于偶偶數(shù)或奇數(shù)模模式。framinggerr輸出表明從rx輸入入的數(shù)據(jù)串是是否符合如圖圖2所示的UUART數(shù)據(jù)據(jù)幀格式。overrunn輸出表明接收模塊準(zhǔn)準(zhǔn)備接收新數(shù)數(shù)據(jù)是，模塊塊中仍然有數(shù)數(shù)據(jù)未讀取。rxrdy輸出表明接收模塊已已經(jīng)接收新數(shù)數(shù)據(jù)，并準(zhǔn)備備讀取。txrdy輸出表明數(shù)據(jù)已準(zhǔn)備備好加載到發(fā)發(fā)送模塊。read輸入低電平有效的讀讀選通信號(hào)

5、，用用于從接收模模塊中讀取數(shù)數(shù)據(jù)。write輸入低電平有效的寫寫選通信號(hào)，用用于將數(shù)據(jù)寫寫入發(fā)送模塊塊。data7:0輸入雙向數(shù)據(jù)總線。數(shù)數(shù)據(jù)通過(guò)該總總線進(jìn)行發(fā)送送或接收。tx輸出發(fā)送模塊串行輸輸出。復(fù)位或或閑置時(shí)為高高電平。rx輸入接收模塊串行輸輸入。復(fù)位或或閑置時(shí)為高高電平。表 SEQ 圖表 * ARABIC 3 UAART的IO接口UART的標(biāo)準(zhǔn)準(zhǔn)數(shù)據(jù)格式圖3 UARTT數(shù)據(jù)幀格式式圖的標(biāo)題要翻譯圖3為UARTT的串行數(shù)據(jù)據(jù)格式，在串串行數(shù)據(jù)幀中中包含8位數(shù)據(jù)位以以及編碼比特特的信息。在在連續(xù)傳輸線線路之間，傳輸線路處處于高電平。傳傳輸從低位的的起始比特開開始，接下來(lái)的是8比特的數(shù)據(jù)據(jù)信

6、息，低位對(duì)于后后邊高位有重重要的作用。然然后是1比特的奇偶偶校驗(yàn)位，對(duì)對(duì)之前的8比特的數(shù)據(jù)位進(jìn)行行奇偶校驗(yàn)。奇奇偶校驗(yàn)位由由奇校驗(yàn)或偶偶校驗(yàn)的形式式進(jìn)行編碼。奇奇偶校驗(yàn)位之之后是高位停停止比特，標(biāo)標(biāo)志數(shù)據(jù)幀的的結(jié)束。圖的標(biāo)題要翻譯UART時(shí)序圖圖下面顯示了數(shù)據(jù)據(jù)是如何寫入入“發(fā)送寄存器器”并如何加載給“發(fā)送移位寄存存器”，及在波特率時(shí)鐘鐘上升沿時(shí)如何傳輸?shù)降絫x端進(jìn)行輸出的。圖的標(biāo)題要翻譯圖的標(biāo)題要翻譯圖4 發(fā)送時(shí)序序圖下圖顯示了數(shù)據(jù)據(jù)如何從rxx端輸入寫入入“接收移位寄寄存器”并加載到“接收寄存器器”。最后接收收模塊發(fā)出rrxrdtyy標(biāo)志位。同上同上圖5 接收時(shí)序序圖發(fā)送模塊主控時(shí)鐘稱為m

7、mclkx116，被分頻頻成等于mclkkx16/116的稱為txcllk的時(shí)鐘頻頻率。數(shù)據(jù)以以并行的形式式寫入模塊，而而按照波特率率時(shí)鐘的頻率率以串行的形式從從tx端輸出。從tx端輸出的的數(shù)據(jù)按照?qǐng)D圖3所示的UARRT數(shù)據(jù)幀格格式發(fā)送。同上同上圖6 發(fā)送模塊塊表的標(biāo)題和內(nèi)容要翻譯。表的標(biāo)題和內(nèi)容要翻譯。符號(hào)類型描 述mclkx166輸入用于生成主控時(shí)時(shí)鐘波特率。reset輸入主復(fù)位輸入信號(hào)號(hào)write輸入低電平有效的寫寫選通信號(hào)，將將數(shù)據(jù)寫入發(fā)發(fā)送模塊。data7:0輸入數(shù)據(jù)傳輸是通過(guò)過(guò)數(shù)據(jù)總線寫寫入發(fā)送模塊塊。在寫選通通脈沖的上升升沿,數(shù)據(jù)總線的的內(nèi)容鎖定在在一個(gè)內(nèi)部的的“發(fā)送寄存器器”。

8、tx輸出串行數(shù)據(jù)輸出。串串行數(shù)據(jù)幀通通過(guò)這個(gè)端口口發(fā)送，當(dāng)復(fù)復(fù)位或閑置時(shí)時(shí)，tx保持高電電平。txrdy輸出表明數(shù)據(jù)鎖存到到“發(fā)送寄存器器”，同時(shí)加載載到“發(fā)送移位寄寄存器”，“發(fā)送寄存器器”準(zhǔn)備好接收收新數(shù)據(jù)。表 2 發(fā)送模模塊IO接接口功能同上同上符號(hào)類型內(nèi)部標(biāo)志或信號(hào)號(hào)的描述thrreg7:008位“發(fā)送寄存存器”，用于鎖存存發(fā)送模塊接接收到的數(shù)據(jù)據(jù)。tsrreg7:008位“發(fā)送移位位寄存器”，發(fā)送模塊塊的數(shù)據(jù)通過(guò)過(guò)此輸出。paritymmodewire奇偶校驗(yàn)?zāi)Ｊ轿晃槐砻髁税l(fā)送送模塊進(jìn)行奇奇偶校驗(yàn)的模模式。值為“1”時(shí)，為奇校校驗(yàn)，為“0”時(shí)，偶校驗(yàn)驗(yàn)。txparittyreg輸出t

9、x奇偶校校驗(yàn)的結(jié)果。tag1,taag2reg此標(biāo)志位表明發(fā)發(fā)送模塊的狀狀態(tài)。txclkreg波特率時(shí)鐘，根根據(jù)時(shí)鐘頻率率將數(shù)據(jù)通過(guò)過(guò)tx輸出。txdonewire表明一個(gè)數(shù)據(jù)串串發(fā)送完成。txdatarrdyreg表明“發(fā)送寄存存器”已鎖存新數(shù)數(shù)據(jù)，準(zhǔn)備好好進(jìn)行發(fā)送。parityccyclewire表明tx輸出端端接收到txxparitty的值時(shí)，發(fā)發(fā)送模塊的狀狀態(tài)。cntreg3:00暫存器，用于將將clkx116時(shí)鐘分頻頻為txcllk時(shí)鐘。表3 發(fā)送模塊塊的內(nèi)部信號(hào)號(hào)發(fā)送模塊的行為為描述發(fā)送模塊等待新新的數(shù)據(jù)來(lái)寫寫入模塊，新新的數(shù)據(jù)在發(fā)發(fā)送模塊初始化后后發(fā)送。以并并行形式寫入入模塊的數(shù)

10、據(jù)據(jù)轉(zhuǎn)換成串行行的形式并由由tx端輸出。當(dāng)沒沒有傳輸序列列的時(shí)候, txx端輸出高電平。圖的標(biāo)題要翻譯圖的標(biāo)題要翻譯圖 7發(fā)送的流流程發(fā)送模塊的實(shí)現(xiàn)現(xiàn)用Veriloog語(yǔ)言聲明明模塊端口，這這里定義的信信號(hào)，是來(lái)自于模塊塊并在這里輸輸出的。在這這里并沒有詳詳細(xì)地說(shuō)明方方向。module txmitt(mclkkx16,wwrite,resett,tx,ttxrdy,data);圖8 發(fā)送模塊塊的聲明同上同上端口定義之后是是端口的方向向，方向?yàn)檩斴斎?、輸出或輸?雙向) ，這在表1中已說(shuō)明。描描述端口方向向之后是聲明明內(nèi)部信號(hào)，內(nèi)部信號(hào)在Verilog語(yǔ)言中內(nèi)部信號(hào)聲明為“wire”或“reg”

11、數(shù)據(jù)類型，wire類型用于連續(xù)的賦值，也叫做組合聲明。reg類型在Verilog語(yǔ)言中用于“always”塊，常常用于時(shí)序邏輯的賦值，但有時(shí)并不是這樣，進(jìn)一步解釋見Verilog參考書。模塊內(nèi)部信號(hào)的數(shù)據(jù)類型說(shuō)明見表3 。我們現(xiàn)在已經(jīng)進(jìn)進(jìn)行所有必要要的聲明，并作好準(zhǔn)備備看看實(shí)際的執(zhí)行情況。硬件描述語(yǔ)語(yǔ)言使我們可可以用更多的的行為模式來(lái)來(lái)描述發(fā)送模塊塊的功能，而不是把重重點(diǎn)放在門一級(jí)的實(shí)際實(shí)現(xiàn)現(xiàn)上。軟件編編程語(yǔ)言，函函數(shù)和過(guò)程將龐雜雜的程序變得得更具可讀性性和易于維護(hù)護(hù)。Veriilog語(yǔ)言言提供類似的的函數(shù)和任務(wù)務(wù)結(jié)構(gòu)類似于于軟件編程語(yǔ)語(yǔ)言的函數(shù)和和過(guò)程。一個(gè)個(gè)Verillog語(yǔ)言的的函數(shù)和任

12、務(wù)相當(dāng)于于幾行Veriilog代碼碼,這些代碼使使得輸入信號(hào)號(hào)影響輸出信信號(hào)或變量。函函數(shù)和任務(wù)通通常用在多行行代碼都是重重復(fù)出現(xiàn)的地地方, 從而使得得設(shè)計(jì)易于閱閱讀和維護(hù)。一個(gè)Verilog的函數(shù)可以有多個(gè)輸入，但始終只有一個(gè)輸出，而Verilog的任務(wù)在某些情況下可以同時(shí)有多個(gè)輸入和多個(gè)輸出。下圖顯示了Verilog的任務(wù)格式，保留了所有必要的語(yǔ)句，用來(lái)描述發(fā)送模塊的傳輸模式。圖的標(biāo)題要翻譯圖的標(biāo)題要翻譯圖9 發(fā)送傳輸輸模式我們可以看到在在移位寄存器器有2個(gè)標(biāo)志位taag1和tag2，創(chuàng)建類似的的任務(wù)來(lái)描述述發(fā)送模塊的的“閑置”和“負(fù)載”模式。使用Veriilog語(yǔ)言言，現(xiàn)在我們可可以創(chuàng)建

13、一個(gè)個(gè)“容易閱讀”的行為模型型的空穴傳輸輸過(guò)程。如在波特率時(shí)鐘鐘的上升沿，ttsr中的內(nèi)容傳輸?shù)絫x端輸出。在tsr傳輸?shù)牡耐瑫r(shí)，奇偶偶校驗(yàn)位也產(chǎn)產(chǎn)生了，如圖10所示。重要的一點(diǎn)，就就是在傳輸過(guò)過(guò)程中tsrr會(huì)進(jìn)行補(bǔ)零零。不同的后置標(biāo)志位tagg 和tsr補(bǔ)零位位的組合表示示不同的傳輸輸模式。如果奇偶校驗(yàn)驗(yàn)循環(huán)周期的第二個(gè)個(gè)周期是高電電平，這意味味著以標(biāo)志位位tg2的值對(duì)tsr11賦值。這是圖還是表？這是圖還是表？當(dāng)傳輸結(jié)束時(shí)，TTxdonee置高電平，這這意味著以標(biāo)標(biāo)志位tg22的置對(duì)tx賦賦值?；谒鰝鬏斝蛐蛄兄械牟煌瑺顟B(tài)，“數(shù)據(jù)位”，“奇偶校驗(yàn)位位”或“停止位”被多路復(fù)用用到tx輸出

14、。圖的標(biāo)題要翻譯圖的標(biāo)題要翻譯圖10 發(fā)送傳傳輸過(guò)程傳輸序列模擬在寫操作信號(hào)上上升沿時(shí)數(shù)據(jù)據(jù)總線被鎖存存，在txclkk的下一個(gè)上上升沿，thhr的內(nèi)容加加載到tsrr，tx端輸出低低電平的起始始位，同時(shí)txrrdy標(biāo)志位位表明，該tthr再次準(zhǔn)備好好要寫入新的的數(shù)據(jù)。在txclkk的每個(gè)上升升沿，tsrr的內(nèi)容被轉(zhuǎn)轉(zhuǎn)移到totx。在數(shù)據(jù)傳輸輸?shù)耐瑫r(shí)，奇奇偶校驗(yàn)位也也隨之產(chǎn)生。在在第一個(gè)奇偶偶校驗(yàn)周期，ttx持續(xù)為高高電平，在第第二個(gè)周期，tx端獲得奇偶校驗(yàn)的結(jié)果。傳輸結(jié)束時(shí)內(nèi)部的txdone信號(hào)為高電平，tx端也持續(xù)高電平。同上同上圖11 波特率率為2Mhzz時(shí)的發(fā)送時(shí)時(shí)序圖接收模塊主控時(shí)鐘

15、mcllkx16分分頻到合適的的波特率時(shí)鐘鐘頻率，即rxxclk時(shí)鐘鐘，它等于mcllkx16/16。串行行數(shù)據(jù)在rxx端接收輸入入模塊，其中中串行數(shù)據(jù)以以如圖3所示的UARRT數(shù)據(jù)幀格式傳輸，收收到的數(shù)據(jù)通通過(guò)8位數(shù)據(jù)總線線以并行的形形式輸出。同上同上圖1 SEQ 圖表 * ARABIC 4 接收模模塊符號(hào)類型IO接口描述述mclkx166輸入用于輸入主控時(shí)時(shí)鐘波特率的的生成。reset輸入主復(fù)位輸入信號(hào)號(hào)。read輸入低電平有效的讀讀選通信號(hào)，用用于從接收模模塊中讀取數(shù)數(shù)據(jù)。data7:0輸出數(shù)據(jù)總線，數(shù)據(jù)據(jù)以并行的形形式從總線中中讀取。在讀讀選通信號(hào)的的下降沿，數(shù)數(shù)據(jù)加載到數(shù)數(shù)據(jù)總線。r

16、x輸入接收信號(hào)，處于于閑置狀態(tài)時(shí)時(shí)，保持為高高電平。rxrdy輸出表明已接收新數(shù)數(shù)據(jù)，并準(zhǔn)備備將其讀取。parityeerr輸出表明無(wú)論是否發(fā)發(fā)生奇偶校驗(yàn)驗(yàn)錯(cuò)誤，都可可以進(jìn)行奇偶偶校驗(yàn)編碼。framinggerr輸出表明發(fā)送到rxx的串行信號(hào)號(hào)的數(shù)據(jù)格式式是否符合如如圖3所示的的UART數(shù)數(shù)據(jù)幀格式。overrunn輸出表明新數(shù)據(jù)準(zhǔn)備備傳輸?shù)浇邮帐漳K時(shí)，接接收模塊仍然然有數(shù)據(jù)未讀讀取。表4 接收模塊塊IO接口口信號(hào)符號(hào)類型內(nèi)部標(biāo)志或信號(hào)號(hào)的描述rhrreg7:008位“接收寄存存器”，用于鎖存存接收模塊接收收到的數(shù)據(jù)。rsrreg7:008位“接收移位位寄存器”，接收模塊的數(shù)數(shù)據(jù)通過(guò)此輸輸入

17、。paritymmodewire奇偶校驗(yàn)?zāi)Ｊ轿晃槐砻髁税l(fā)送送模塊進(jìn)行奇奇偶校驗(yàn)的模模式。值為“1”時(shí)，為奇校校驗(yàn)，為“0”時(shí)，偶校驗(yàn)驗(yàn)。rxparittyreg輸出rsr奇偶偶校驗(yàn)的結(jié)果果。parityggenreg表明數(shù)據(jù)幀奇偶偶校驗(yàn)后，發(fā)發(fā)生錯(cuò)誤。rxclkreg波特率時(shí)鐘，根根據(jù)時(shí)鐘頻率率進(jìn)行數(shù)據(jù)傳傳輸。rxstopwire獲取從rx接收收到的數(shù)據(jù)幀幀的結(jié)束位。idlereg接收模塊的狀態(tài)態(tài)位。huntreg接收模塊的狀態(tài)態(tài)位。rxdatarrdyreg表明新數(shù)據(jù)以接接收，并準(zhǔn)備備讀取。rxcntreg3:00暫存器，用于將將clkx116時(shí)鐘分頻頻為rxclk時(shí)鐘鐘。表5 接收模塊塊的

18、內(nèi)部信號(hào)號(hào)接收模塊行為描描述在連續(xù)發(fā)送時(shí)，傳傳輸線保持高高電平，根據(jù)據(jù)異步串行UAART標(biāo)準(zhǔn)，接收模塊在等待“閑置”模式的rx端變?yōu)榈碗娖健Ｔ趓x的下降沿時(shí)，接收模塊進(jìn)入“捕獲”模式，因?yàn)楝F(xiàn)在正在在尋找一個(gè)新新的數(shù)據(jù)幀的的有效起始位位。當(dāng)有效的開開始位被檢測(cè)測(cè)到時(shí)，接收收器進(jìn)入“數(shù)據(jù)傳輸”模式。如果果檢測(cè)到無(wú)效效的起始位，接接收模塊則進(jìn)進(jìn)入“閑置”模式。當(dāng)接收收到一個(gè)數(shù)據(jù)幀幀時(shí)，各種校驗(yàn)驗(yàn)和檢查同時(shí)時(shí)進(jìn)行。接收收模塊接收到到一個(gè)完整的的數(shù)據(jù)幀時(shí)，接收端返返回待機(jī)模式式，接收模塊塊基本運(yùn)作如如下所示。圖13接收的流流程圖的標(biāo)題要翻譯表的標(biāo)題和內(nèi)容要翻譯圖的標(biāo)題要翻譯表的標(biāo)題和內(nèi)容要翻譯接收頻率為

19、mcclkx166，和第一上上升沿的rxxclk常常常發(fā)生在中心心點(diǎn)開始位，如如下圖顯示，對(duì)對(duì)于中心點(diǎn)的的起始位及后后邊的數(shù)據(jù)字字節(jié)，波特率率時(shí)鐘是同步步。圖的標(biāo)題要翻譯圖的標(biāo)題要翻譯圖14 同步時(shí)時(shí)鐘rxcllk起始位的的中心點(diǎn)接收器模塊的實(shí)實(shí)現(xiàn)為了創(chuàng)建一個(gè)易易讀易操作的的接收模塊，用用兩個(gè)Verrilog任任務(wù)來(lái)描述不不同的接收方方式，當(dāng)接收收在空閑狀態(tài)態(tài)時(shí)，其中一一個(gè)Veriilog稱為為“空閑復(fù)位”，下圖中有用用來(lái)描述該接收機(jī)復(fù)位位條件的必要的語(yǔ)句。同上同上圖15 復(fù)位條條件和閑置模模式下的接收收模塊當(dāng)接收模塊不在在復(fù)位狀態(tài)，也也不在空閑狀狀態(tài)下，接收收模塊在rxx輸入端采樣樣數(shù)據(jù)，傳

20、輸輸?shù)揭莆患拇娲嫫髦校瑫r(shí)時(shí)根據(jù)輸入的的數(shù)據(jù)產(chǎn)生奇奇偶校驗(yàn)位。這這個(gè)Verillog任務(wù)稱為“數(shù)據(jù)傳輸”，下圖包括所有有以描述上述行行為的必要語(yǔ)句。圖的標(biāo)題要翻譯圖的標(biāo)題要翻譯圖16 接收模模塊數(shù)據(jù)的傳傳輸利用兩個(gè)Verrilog任任務(wù)實(shí)現(xiàn)上述述功能，現(xiàn)我我們可以在接收模塊的的復(fù)位狀態(tài)、空空閑狀態(tài)或者者數(shù)據(jù)傳輸狀狀態(tài)對(duì)接收模模塊進(jìn)行行為為級(jí)的描述，所所有上述行為為是和一個(gè)叫叫做rxcllk的波特率率時(shí)鐘同步的的，它們的實(shí)實(shí)現(xiàn)如下所示示。同上同上圖17 接收模模塊進(jìn)程當(dāng)?shù)碗娖狡鹗嘉晃坏竭_(dá)rsrr0時(shí)，一一個(gè)完整的數(shù)數(shù)據(jù)幀將會(huì)被被接收，在下下一個(gè)接收時(shí)時(shí)鐘上升沿到到來(lái)時(shí)，接收收模塊又回到到空閑狀態(tài)

21、。當(dāng)當(dāng)返回空閑狀狀態(tài)時(shí)，接收收模塊發(fā)出“數(shù)據(jù)接收準(zhǔn)準(zhǔn)備”中斷，表明明新的數(shù)據(jù)可以以并并行的方式讀讀取。返回空空閑狀態(tài)時(shí)，對(duì)錯(cuò)誤的標(biāo)標(biāo)志位進(jìn)行更更新，并清除除已經(jīng)讀取的的數(shù)據(jù)。在讀讀信號(hào)的下降沿沿，rhr的內(nèi)容被鎖存存到數(shù)據(jù)總線線。在表8中列舉接收收模塊進(jìn)行的的各種錯(cuò)誤檢檢查。錯(cuò)誤類型描 述奇偶校驗(yàn)錯(cuò)誤檢檢查接收數(shù)據(jù)時(shí)，奇奇偶校驗(yàn)即已已經(jīng)開始。奇奇偶校驗(yàn)寄存存器預(yù)先設(shè)置置為空閑模式式（1=奇校校驗(yàn)，0=偶偶校驗(yàn)）。經(jīng)經(jīng)過(guò)一次完整整的傳輸過(guò)程程，奇偶校驗(yàn)驗(yàn)寄存器的值值表明是否在在傳輸過(guò)程中中發(fā)生奇偶校校驗(yàn)錯(cuò)誤。幀傳輸錯(cuò)誤如果接收到的數(shù)數(shù)據(jù)幀的結(jié)束束位不為1，可可以認(rèn)為發(fā)生生了幀傳輸錯(cuò)錯(cuò)誤。數(shù)據(jù)的的

22、格式不符合合如圖2所示示的UARTT數(shù)據(jù)幀格式式。溢出新數(shù)據(jù)通過(guò)rssr接收時(shí)，之之前接收的數(shù)數(shù)據(jù)仍未讀取取，可以認(rèn)為為發(fā)生了溢出出錯(cuò)誤。Rssr的內(nèi)容無(wú)無(wú)法加載到rrhr中。表8 接收模塊塊支持的錯(cuò)誤誤檢查接收序列的模擬擬在連續(xù)傳輸時(shí)線線路保持高電電平，在rx輸入的下下降沿，內(nèi)部部信號(hào)rxcnnt開始計(jì)數(shù)數(shù)，保持和mmclkx116同步。如果rx輸入在mcllkx16的的8個(gè)循環(huán)周期內(nèi)保保持低電平，內(nèi)部空閑標(biāo)志位復(fù)位，這由 rxclk信號(hào)進(jìn)行。這時(shí)，Rxclk信號(hào)與低位的起始位中心點(diǎn)同步，在接受時(shí)鐘上升沿，數(shù)據(jù)從rx傳輸?shù)絩sr。當(dāng)?shù)臀黄鹗嘉坏竭_(dá)rsr0時(shí)，在下一個(gè)接收時(shí)鐘上升沿時(shí)，空閑標(biāo)志

23、位被強(qiáng)行置為高電平。在接收序列時(shí)，產(chǎn)生rxclk的11個(gè)周期，主要是為了采樣1位低位起始位，8位數(shù)據(jù)位，1位奇偶位，1位高位停止位。在返回空閑狀態(tài)，rsr的內(nèi)容加載至rhr，內(nèi)部標(biāo)志位更新，“rxrdy”標(biāo)志位表明,rhr的內(nèi)容可以讀出，在讀信號(hào)的下降沿，rhr的內(nèi)容鎖存到數(shù)據(jù)總線。圖的要求同上圖的要求同上圖18 波特率率為2Mhzz時(shí)接收模塊塊的時(shí)序仿真硬件描述語(yǔ)言仿仿真在這里，我們研研究如何將HDL用于行行為級(jí)設(shè)計(jì)，實(shí)實(shí)現(xiàn)數(shù)字UARTT設(shè)計(jì)。利用HDLL進(jìn)行設(shè)計(jì)可以以使設(shè)計(jì)更容容易閱讀，更容易理解，它還提供了能夠方方便地描述在一個(gè)復(fù)雜的事事件系統(tǒng)中相互緊緊密結(jié)合的各各種過(guò)程，例例如UART

24、T。我們將了解到這種依依靠各種進(jìn)程程來(lái)描述復(fù)雜雜系統(tǒng)的能力力對(duì)于仿真而而言是必需的的。在Verillog語(yǔ)言中中仿真激勵(lì)叫叫做“測(cè)試工具”。測(cè)試工具具是Veriilog的一一個(gè)模塊，擁有要生成成仿真激勵(lì)所所需的所有HHDL代碼。進(jìn)進(jìn)行仿真時(shí)，模塊端口將將會(huì)把信號(hào)映映射到進(jìn)行仿仿真的設(shè)計(jì)中中。端口映射是由由將UARTT頂層模塊的的模塊分層實(shí)實(shí)例化應(yīng)用到到“測(cè)試工具”中實(shí)現(xiàn)的，如下下所示。同上同上圖19 頂層UUART模塊塊實(shí)例化這使得仿真激勵(lì)勵(lì)可以用來(lái)表表示設(shè)計(jì)的輸輸入，并同時(shí)檢測(cè)該輸輸入條件下設(shè)設(shè)計(jì)的輸出情況?？梢杂袟l件件地通過(guò)輸出激勵(lì)對(duì)輸輸入激勵(lì)的響響應(yīng)對(duì)設(shè)計(jì)進(jìn)進(jìn)行調(diào)試，圖圖19顯示說(shuō)明明測(cè)

25、試工具端端口如何映射射到UART的頂頂層。同上同上圖20 UAART模型和和測(cè)試工具通過(guò)測(cè)試工具，發(fā)發(fā)送模塊輸出出端返回到接收模塊輸輸入端，這使使得發(fā)送模塊的信號(hào)可以用來(lái)作為為接收模塊的測(cè)試信信號(hào)。數(shù)據(jù)以以并行的方式式從發(fā)送模塊塊發(fā)送，同時(shí)時(shí)以串行的形形式回送到接接收模塊的輸入端端，收到的數(shù)數(shù)據(jù)最終從接接收模塊以并并行形式讀出。為了盡盡可能實(shí)現(xiàn)UUART的自自動(dòng)化測(cè)試， Verilog任務(wù)樹如下，“寫入發(fā)送”任務(wù)提供了將并行數(shù)據(jù)寫入發(fā)送模塊的一切必要的聲明和語(yǔ)句，以完成“寫入發(fā)送”功能，并將數(shù)據(jù)鎖存到內(nèi)部，供測(cè)試工具進(jìn)行分析?！白x取接收”任務(wù)提供了將并行的數(shù)據(jù)從接收模塊讀取出來(lái)的一切必要的聲明

26、和語(yǔ)句，“讀取接收”任務(wù)來(lái)完成讀出功能，并得到鎖存在內(nèi)部的數(shù)據(jù)并供測(cè)試工具進(jìn)行分析?！皵?shù)據(jù)比較”任務(wù)提供了一切必要的聲明來(lái)比較寫入到發(fā)送模塊的數(shù)據(jù)和接收到的相應(yīng)的數(shù)據(jù)。接收到的數(shù)據(jù)和接收模塊讀出的數(shù)據(jù)進(jìn)行比較，如果發(fā)生任何誤差，數(shù)據(jù)比較標(biāo)志將發(fā)送數(shù)據(jù)錯(cuò)誤標(biāo)志。當(dāng)誤差發(fā)生時(shí)，“比較數(shù)據(jù)”任務(wù)將立即停止仿真。除了上面提到的Verilog任務(wù)樹，測(cè)試工具還提供程序語(yǔ)句生成mclkx16、主復(fù)位信號(hào)、以及“tx to rx”環(huán)回功能。該語(yǔ)句不是很重要，并且這里將不加以說(shuō)明，但可在測(cè)試工具本身內(nèi)作參考。測(cè)試工具的核心是一個(gè)“for循環(huán)”。通過(guò)這個(gè)“for循環(huán)”，執(zhí)行上述任務(wù)的Verilog樹才能將所有可

27、能的數(shù)據(jù)組合寫入發(fā)送模塊，并確保相同的數(shù)據(jù)被正確接收。For循環(huán)如圖21所示。同上同上圖21 測(cè)試工工具的核心代代碼上圖所示forr循環(huán)使用了Verillog“等待”聲明?！暗却甭暶魇且粋€(gè)并并發(fā)進(jìn)程聲明明。在它的條件件表達(dá)式變?yōu)闉檎鏁r(shí)，聲明開始始執(zhí)行。這種種情況下，該該循環(huán)等待接接收模塊完成成序列的接收收后，以“rxrdyy”標(biāo)志位變高高電平來(lái)表示示完成數(shù)據(jù)序序列的接收。For循環(huán)的的停止，是以以 “rxrddy”標(biāo)志位位變?yōu)楦唠娖狡阶鳛闃?biāo)志。當(dāng)當(dāng)“rxrdyy”變?yōu)楦唠娖狡剑琭or循循環(huán)立即執(zhí)行行“讀取接收”任務(wù)，其次次是“比較數(shù)據(jù)”的任務(wù)。根根據(jù)如圖3所所示的UARRT數(shù)據(jù)幀格格式顯示，

28、測(cè)測(cè)試工具必須須測(cè)試多種不同的數(shù)數(shù)據(jù)組合，以以測(cè)試所有可可能的數(shù)據(jù)組組合格式。當(dāng)foor循環(huán)處理理完所有的數(shù)數(shù)據(jù)組合，“數(shù)據(jù)比較”任務(wù)沒有反饋饋任何錯(cuò)誤標(biāo)標(biāo)志時(shí)，測(cè)試工具成功完成測(cè)試試，并停止運(yùn)運(yùn)行。同上同上圖22 頂層UUART時(shí)序序仿真圖22表示使用用2Mhz波波特率的仿真真序列，其執(zhí)執(zhí)行了如圖221所示的ffor循環(huán)。測(cè)試的流程1、發(fā)送模塊執(zhí)執(zhí)行“寫入發(fā)送”任務(wù)，數(shù)據(jù)據(jù)寫入發(fā)送模模塊。2、在“寫”信信號(hào)的上升沿沿，寫入的數(shù)數(shù)據(jù)被自動(dòng)地地加載到 “data_writtten7:0”的信號(hào)中。 3、txrdyy標(biāo)志位表示示發(fā)送模塊已已經(jīng)準(zhǔn)備好要要寫入新的數(shù)數(shù)據(jù)。4、根據(jù)所選擇擇的波特率，數(shù)數(shù)

29、據(jù)以并行的的形式寫入發(fā)發(fā)送模塊，并并以串行的形形式通過(guò)txx輸出。5、tx的輸出出反饋到接收收模塊的rxx的輸入。6、Rxrdyy標(biāo)志位表示接接收模塊已接收新數(shù)據(jù)。7、在rxrddy標(biāo)志位信信號(hào)的上升沿沿，“for循環(huán)環(huán)”執(zhí)行“讀取接收”任務(wù)。在讀信信號(hào)的下降沿沿，接收到的的數(shù)據(jù)被自動(dòng)動(dòng)鎖存到 “data_receiived77:0”的的信號(hào)中。8、Data_receiived77:0信號(hào)號(hào)與 datta_wriiten77:0信號(hào)號(hào)進(jìn)行比較。測(cè)試工具的不同同我們已經(jīng)簡(jiǎn)要地地討論了UAART測(cè)試工工具以及Veerilogg語(yǔ)言的仿真真方式。上述述的UARTT測(cè)試工具采用由設(shè)計(jì)者者選擇的信號(hào)號(hào)序

30、列來(lái)進(jìn)行讀寫測(cè)測(cè)試，但對(duì)于更具體體的系統(tǒng)級(jí)集集成的UARRT仿真，“寫入發(fā)送”任務(wù)和“讀取接收”任務(wù)可以很很容易地通過(guò)過(guò)任何給定的的CPU的讀讀寫周期信號(hào)進(jìn)行調(diào)試試修改。如果在實(shí)際應(yīng)用用中，本文提提到的仿真功功能無(wú)法完成成實(shí)際需要，你你可以修改測(cè)測(cè)試工具，來(lái)來(lái)實(shí)現(xiàn)需要的的仿真功能。這這是一個(gè)鍛煉煉自己的好機(jī)機(jī)會(huì)。綜合HDL作為設(shè)計(jì)計(jì)方法比傳統(tǒng)統(tǒng)的FPGAA設(shè)計(jì)方式（如原理圖設(shè)計(jì)計(jì)）有若干優(yōu)優(yōu)勢(shì)，它同時(shí)時(shí)需要擁有極大的靈靈活性以及高高性能的實(shí)現(xiàn)現(xiàn)綜合流程的裝裝置，UARRT綜合流程程專門將兩個(gè)個(gè)靈活的和高性能的的可編程邏輯輯器件FPGGA系列作為為服務(wù)對(duì)象，如如pASICC-1和pAASIC-2

31、2家族。UART設(shè)設(shè)計(jì)和仿真的文件通過(guò)Saroos公司的Turboo Writeer 技術(shù)加載到到HDL語(yǔ)言言編輯器，其其中HDL語(yǔ)言編編輯器集成了Synpplicitty公司的快速高高效的綜合工工具。綜合以后，設(shè)設(shè)計(jì)布局仿真使用QuicckLogiic公司的SpDDE布局布線線工具。經(jīng)過(guò)布局布布線，UARRT設(shè)計(jì)采用用“backk-annootatedd”的時(shí)序模模型進(jìn)行模擬擬布局。QuickkLogicc公司的QuiickWorrks工具套套件提供了仿真需需要的所有工工具，布線仿真也可可以使用Simuucad公司司的Siloos IIII快速Verrilog仿仿真工具。同上同上圖2 SEQ

32、 圖表 * ARABIC 5 QuuickWoorks工具具套件The serrial ccontrooller desiggn bassed onn FPGAAIntroduuctionnThe usee of hhardwaare deescripption languuage (HDL) is beecominng a mmore ddominaant faactor, whenn desiigningg and veriffying FPGA desiggns. TThe usse of behavvior llevel descrriptioon nott onlyy incrrea

33、sess the desiggn prooductiivity, but also proviides uuniquee advaantagees in the ddesignn veriificattion. The mmost ddominaant HDDL stooday aare caalled Verillog annd VHDDL. Thhis appplicaation note will illusstratee the use oof Verrilog in deesign and vverifiicatioon of a diggital UART (Univerrsal

34、AAsynchhronouus Receivver & Transmmitterr).Defininng thee UARTT.The UARRT connsistss of ttwo inndepenndent HDL mmodulees. Onne moddule iimplemments thetransmiitter, whille thee otheer moddule iimplemments the rreceivver. TThe trransmiitter and rreceivvermoddules can bbe commbinedd at tthe toop levve

35、l off the desiggn, foor anyy combbinatiions oof traansmittter aand reeceiveer chaannelss requuired. Dataa can be wrrittenn to tthe trransmiitter and rread oout frrom thhe recceiverr, alll throough aa singgle 8 bit bbi-dirrectioonal CCPU innterfaace. AAddresss mappping for tthe trransmiitter and rrec

36、eivver chhannells cann easiily bee builld inttothe intterfacce at the ttop leevel oof thee desiign. BBoth mmodulees shaare a commoon masster cclock calleed mcllkx16. Withhin eaach moodule mclkxx16 arre divvided down to inndepenndent baud rate clockks.UART fuunctioonal ooverviiew.A basicc overrview o

37、f thhe UARRT is shownn beloow. Att the left hand side is shhown “ttransmmit hoold reegisteer”, “ttransmmit shhift rregistter” aand thhe traansmittter “ccontrool loggic” bblock, all contaained withiin thee trannsmittter moodule calleed “txxmit”. At tthe riight hhand sside iis shoown thhe “reeceivee s

38、hifft reggisterr”, “rreceivve holld reggisterr” andd the receiiver “ccontrool loggic” bblock, all contaained withiin thee receeiver modulle callled “rrxcverr”. Thhe twoo moduules hhave sseparaate innputs and ooutputts forr mostt of ttheir contrrol liines, only the bbi-dirrectioonal ddata bbus, mmast

39、err clocck andd reseet linnes arre shaared bby botth moddules.The UARRT staandardd dataa formmat.In figuure 3 is shhown tthe UAART seerial data formaat. Seerial data are ccontaiined wwithinn frammes off 8 daata biits, aas welll as codedd infoormatiion biits. BBetweeen succcessiive trransmiissionns,

40、thhe traansmisssion line is heeld hiigh. AA trannsmisssion iis iniitialiized bby a lleadinng loww starrt bitt. Nexxt to the lleadinng loww starrt bitt comees 8 bbits oof datta infformattion, beginnning with the LLSB annd aftterwarrds reepreseented at inncreassing ssignifficancce ordder upp to tthe M

41、SSB. Neext too the 8 datta bitts commes thhe parrity bbit, rrepressentinng thee pariity reesult of thhe 8 ddata bbits. The pparityy bit can bbe enccoded true basedd on eeven pparityy or oodd paarity mode. Nextt to tthe paarity bit ccomes atraiiling high stop bit iindicaating the eend off a daata frr

42、ame.UART tiiming diagrrams.Below iis shoown, hhow daata wrrittenn to tthe “ttransmmit hoold reegisteer” geets looaded into the “ttransmmit shhift rregistter”, and aat thee risiing eddge off the baud rate clockk, shiifted to txx outpput.Below iis shoown, hhow daata geets shhiftedd fromm rx iinput to

43、thhe “reeceivee shifft reggisterr”, annd aftterwarrds looaded into the “rreceivve holld reggisterr”. Fiinallyy the receiiver rraisess “rxrrdy” fflag.The Traansmittter mmodulee.The masster cclock calleed mcllkx16 are ddivideed dowwn to the pproperr baudd ratee callled txxclk aand eqquals to mcclkx166

44、/16. Data writtten inn paraallel formaat to the mmodulee are latchhed innternaally, and sshifteed in seriaal forrmat tto thee tx ooutputt at tthe frrequenncy off the baud rate clockk. Datta shiifted to thhe tx outpuut folllows the UUART ddata fformatt showwn in fig. 3.Behaviooral ddescriiptionn of t

45、the trransmiitter.The traansmittter wwaits for nnew daata too be wwritteen to the mmodulee. Wheen neww dataa are writtten a transsmit ssequennce iss inittializzed. DData tthat wwas wrrittenn in pparalllel too the modulle getts traansmittted aas serrial ddata fframess at tthe txx outpput. WWhen nno t

46、raansmitt sequuence are iin plaace, tthe txx outpput iss heldd highh.Implemeentatiion off the transsmitteer moddule.Creatinng loggic inn Veriilog sstartss withh the modulle porrt decclarattion. Here definnes siignalss, thaat aree portted too and from the mmodulee. No direcction are sspeciffied aat t

47、hiis poiint.Next too portt defiinitioons coomes pport ddirecttions. Direectionns aree speccifiedd as iinput, outpput orr inouut (biidirecctionaal), aand caan be referrred tto in tablee 1. NNext tto thee speccificaation of poort diirectiions ccomes declaaratioon of interrnal ssignalls. Innternaal sig

48、gnals in Veerilogg are declaared aas “wiire” oor “reeg” daata tyypes. Signaals off the “wiree” typpe aree usedd for contiinuos assiggnmentts, allso caalled combiinatorrial sstatemments. Signnals oof thee “regg” typpe aree usedd for assiggnmentts witthin tthe Veerilogg “alwways” blockk, oftten usse f

49、orrsequenttial llogic assiggnmentts, buut nott neceessariily. FFor fuurtherr expllanatiion seee aVeerilogg refeerencee bookk. Datta typpes off the interrnal ssignalls of the mmodulee can be reeferreed to in taable 33.We hhave nnow paassed by alll neccessarry decclarattions, and are nnow reeady tto l

50、oook at the aactuall impllementtationn. Usiing haardwarre desscripttion llanguaage alllows us too desccribe the ffunctiion off the transsmitteer in a morre behhaviorral maanner, rathher thhan foocus oon its acttual iimplemmentattion aat gatte levvel Inn softtware progrramminng lannguagee, funnctionn

51、s andd proccedurees breeaks llargerr proggrams into more readaable, managgeablee and certaainly mainttainabble piieces. The Verillog laanguagge proovidess funcctionss and taskss asconstruucts, analoogous to sooftwarre funnctionns andd proccedurees. A Verillog fuunctioon andd taskk are used as thhe e

52、quuivaleent too multtiple liness of VVeriloog codde, whhere ccertaiin inpputs oor siggnals affeccts ceertainn outpputs oor varriablees. Thhe usee of ffunctiions aand taasks uusuallly takkes pllace wwhere multiiple llines of coode arre reppeateddly ussed inn a deesign, and hencee makees thee desiign

53、eaasier to reead annd cerrtainlly maiintainn. A VVeriloog funnctionncan havve mulltiplee inpuuts, bbut allways have only one ooutputt, whiile thhe Verrilog task can hhave bboth mmultipple innputs, and multiiple ooutputts andd evenn in ssome ccases, non of eaach. BBelow is shhown tthe Veerilogg taskk

54、, thaat holld alll neceessaryy sequuentiaal staatemennts, tto desscribee the transsmitteer in the “sshift” mode.We heree see the ttwo taag bitts callled ttag1 aand taag2 cooncateenatedd to tthe “ttransmmit shhift rregistter. SSimilaar tassks weere crreatedd to ddescriibe thhe traansmittter iin “iddl

55、e” aand “l(fā)load”modes. By ussing tthese Verillog taasks, we caan noww creaate a very“ easy to reead” bbehaviioral modell of tthe hoole trransmiit proocess.If txdoone annd tx datarrdy booth arre truue, thhe traansmittter eenter load mode. Nextt to tthe looad moode, tthe trransmiitter enterrs shiift mo

56、ode. AAt thee risiing eddge off the baud rate clockk, thee conttents of tssr aree shiffted tto thee tx ooutputt. Parrity ggeneraation takess placce durring sshiftiing off the tsr, as shhown bbelow.Its immportaant too notee, thaat thee tsr are zzero ffilledd duriing trransmiissionn. Thee combbinatiio

57、n off the two ttrailiing taag bitts andd the zero filleed tsrr indiicatess the diffeerent statees durring sshiftiing. PParityycyclee is hhigh oon cyccle neext too lastt cyclle, thhat meeans wwhen ttsr1 getss tag22.Txdone is hiigh whhen shhiftinng is over, thiss meanns wheen tx gets tag2.Based oon th

58、ee diffferentt stattes duuring the ttransmmissioon seqquencee, “daata biits”, “pariity biit” orr “stoop bitt” aree ultiiplexeed to the ttx outtput.Simulattion oof a ttransmmit seequencceThe conntentss of tthe daata buus aree latcched iinto tthr att the risinng edgge of writee. At the nnext rrisingg

59、edgee of ttxclk, the conteents oof thrr are loadeed intto tsrr, thee actiive loow staart biit is asserrted tto tx, and the ttxrdy flag indiccates, thatt thr againn is rready for nnew daata too be wwritteen. Att eachh risiing eddge off txcllk, thhe conntentss of ttsr iss shiffted ttotx. Paritty genne

60、ratiion taakes pplace durinng shiiftingg of ddata. Paritty cyccle iss highh one cyclee nextt to llast ccycle, and tx geets thhe parrity rresultt. Thee inteernal txdonne is high when shiftting iis oveer, annd thee actiive hiigh sttopbitt is aassertted too tx.For furrther detaiils onn the impleementaa