利用VHDL實(shí)現(xiàn)卷積碼編碼

1、專業(yè)課程設(shè)計(jì)報告題 目： 利用 VHDL 實(shí)現(xiàn)（ 2,1,2 ）卷積碼編碼姓名： 專業(yè)：通信工程班級學(xué)號：同組人：指導(dǎo)教師：南昌航空大學(xué)信息工程學(xué)院20 17 年 6 月 27 日專業(yè)課程設(shè)計(jì)任務(wù)書20162017學(xué)年第2學(xué)期第17周一 19周題目利用VHDL實(shí)現(xiàn)（2,1,2）卷積碼編碼內(nèi)容及要求設(shè)計(jì)一個（2，1, 2）卷積碼編碼器。在FPGA上用VHDL硬件描述語言實(shí)現(xiàn)上述編碼器和譯碼器。通在試驗(yàn)箱上過撥碼開關(guān)輸入信息序列，觀察編碼輸出（即指示燈的亮滅）進(jìn)度安排第17周：查閱資料，確定方案，完成原理圖設(shè)計(jì)及仿真；第18周：領(lǐng)取元器件、儀器設(shè)備，制作、焊接電路，調(diào)試電路，完成系統(tǒng)的設(shè)計(jì)；第19

2、周：檢查設(shè)計(jì)結(jié)果、撰寫課設(shè)報告。學(xué)生姓名：指導(dǎo)時間：第1719周指導(dǎo)地點(diǎn)：E樓610室任務(wù)下達(dá)2017年6月12日任務(wù)完成2017年6月30日考核方式1.評閱2.答辯口3.實(shí)際操作4其它口指導(dǎo)教師夏思滿系（部）主任徐新河摘要在現(xiàn)代數(shù)字通信中，為降低數(shù)據(jù)傳輸?shù)恼`碼率，提高通信質(zhì)量及其可靠性， 常在通信中采用糾錯編碼技術(shù)。其中卷積碼就是一種具有較強(qiáng)糾錯能力的糾錯碼 由于 Vitebrbi 譯碼算法比較容易實(shí)現(xiàn)，卷積碼得到了廣泛應(yīng)用。本課題簡明地介 紹了用 EDA 技術(shù)實(shí)現(xiàn)卷積碼編碼器的實(shí)現(xiàn)。卷積碼糾錯性能常常優(yōu)于分組碼，是一種性能優(yōu)越的信道編碼。由于碼字 之間的相關(guān)性，其編碼器要利用移位寄存器來存

3、儲狀態(tài)。隨著糾錯編碼理論研究 的不斷深入，卷積碼的實(shí)際應(yīng)用越來越廣泛。卷積碼作為通信系統(tǒng)中重要的編碼 方式，以其良好的編碼性能，合理的譯碼方式，被廣泛應(yīng)用。本文在闡述卷積碼 編碼器基本工作原理的基礎(chǔ)上，給出了（ 2,1,2）卷積編碼器的 VHDL 設(shè)計(jì)，在 QuartusII環(huán)境下進(jìn)行了波形功能仿真，并下載到EP1C6T144C8N芯片上進(jìn)行驗(yàn) 證，最終實(shí)現(xiàn)輸入四位序列，編碼輸出八位通過指示燈顯示。關(guān)鍵詞：卷積碼 QuartusI EP1C6T144C8N目錄： TOC o 1-5 h z 摘要 4目錄： 5 HYPERLINK l bookmark6 o Current Document 第

4、一章 系統(tǒng)設(shè)計(jì)要求 6 HYPERLINK l bookmark8 o Current Document 1.1系統(tǒng)設(shè)計(jì)要求6 HYPERLINK l bookmark10 o Current Document 第二章 系統(tǒng)組成與工作原理 62.1系統(tǒng)組成6 HYPERLINK l bookmark12 o Current Document 2.2編碼器設(shè)計(jì)原理6 HYPERLINK l bookmark14 o Current Document 2.2.1結(jié)構(gòu)圖法描述編碼器7 HYPERLINK l bookmark16 o Current Document 2.2.2（2,1,2）卷積碼的

5、狀態(tài)轉(zhuǎn)移圖8 HYPERLINK l bookmark30 o Current Document 第三章編碼器設(shè)計(jì)方案與對比選擇 9 HYPERLINK l bookmark32 o Current Document 第四章VHDL語言實(shí)現(xiàn)及仿真調(diào)試10 HYPERLINK l bookmark34 o Current Document 4.1編碼器電路設(shè)計(jì)104.2VHDL描述編碼器114.2調(diào)試12 HYPERLINK l bookmark40 o Current Document 第五章FPGA編程下載15 HYPERLINK l bookmark42 o Current Documen

6、t 第六章實(shí)驗(yàn)心得 16 HYPERLINK l bookmark44 o Current Document 參考文獻(xiàn) 17第一章 系統(tǒng)設(shè)計(jì)要求1.1 系統(tǒng)設(shè)計(jì)要求1. 設(shè)計(jì)一個（2，1，2）卷積碼編碼器。在FPGA上用VHDL硬件描述語言實(shí)現(xiàn)上述編碼器和譯碼器。通在試驗(yàn)箱上過撥碼開關(guān)輸入信息序列，觀察編碼輸出（即指示燈的亮滅）第二章 系統(tǒng)組成與工作原理2.1 系統(tǒng)組成2.2編碼器設(shè)計(jì)原理卷積碼也是分組碼，但它的監(jiān)督碼元不僅與本組的信息碼（k位）有關(guān)，而 且還與前面若干組（m組）的信息碼元有關(guān)。用（n, k，m）表示。卷積編碼的原 理框： 2-1 卷積編碼的編碼約束長度定義為：串行輸入比特通過

7、編碼其所需的移位 次數(shù)，它表示編碼過程中相互約束的分支碼數(shù)，所以具有m級移位寄存器的 編碼器得約束長度為m十1，有時也說（m十1）n為卷積編碼的編碼約束長 度。與分組編碼一樣，卷積編碼的編碼效率也定義為R=k/ n,與分組碼具有 固定碼長n不同，卷積碼沒有，我們可通過周期性地截斷來獲得分組長度。 為了達(dá)到清空編碼移位寄存器數(shù)據(jù)bit的目的，需要在輸入數(shù)據(jù)序列末尾附 加若干Obit。由于附加的0不包含任何信息，因而，有效編碼效率降至k/n以 下，如果截斷周期取值較大，則有效編碼效率會逼近k/n。221結(jié)構(gòu)圖法描述編碼器卷積碼編碼器主要由移位寄存器和模2加法器組成，（2,1,2）卷積碼編碼 器結(jié)構(gòu)

8、圖如下： 2-2-1口2,1,2圖圖圖圖2.2.2(2,1,2)卷積碼的狀態(tài)轉(zhuǎn)移圖該狀態(tài)圖描述了編碼器每輸入一個信息元時，編碼器各可能狀態(tài)以及伴隨狀 態(tài)的轉(zhuǎn)移所產(chǎn)生的分支碼字。00輪碼留狀我01/愉出分支字01 k輸入出特00輪碼留狀我01/愉出分支字01 k輸入出特0b= ioa = 00圖 2-2-2 (2,1,2 )卷積編碼器狀態(tài)轉(zhuǎn)移圖 圖中的小框表示寄存器的狀態(tài)，連接小框的箭頭表示狀態(tài)轉(zhuǎn)移的方向，兩線旁的 數(shù)字表示：輸出分支碼字/輸入信息比特。狀態(tài)圖簡明的表示了在某一時刻編碼 器的輸入比特和輸出分支碼字的關(guān)系。2.2.3(2,1,2)卷積碼的生成多項(xiàng)式卷積碼編碼器第 i 條支路的生成多

9、項(xiàng)式g(i) (D)=g(i)+ g(i)D + g(i)D2 g(i) (D)=012k， 對于(2,1,2)卷積碼其生成多項(xiàng)式為：g(1) (D)=1+D+ D2 ，a + a D + a D2 +. + aDn-1012N-1，g(2) (D)=1+ D2 ， 信息序列a=(a0, a + a D + a D2 +. + aDn-1012N-1，相應(yīng)的第i條路徑的輸出為v(D)二g(i)(D)a(D)，輸出序列可根據(jù)v(D)= g(d(D)a(D)與g(2)D) a(D)交織求得。 該(2,1,2)卷積碼，一位輸入有兩位輸出，兩位都是檢驗(yàn)位，信息位被隱藏。生成多項(xiàng)式為 g1=x2+x+1

10、1110生成多項(xiàng)式為 g1=x2+x+11110001100000000生成矩陣為 G=1110g2=x2+1100011110011生成矩陣每一行都是碼字，即分別是 1000,0100,0010,0001 四種輸入的編碼輸出，輸入其他任意四位序列，其編碼輸出可以由對應(yīng)行模2加得到。以輸入序列1 1 01 為例，其編碼過程如下：時刻輸入：1101=1000 以輸入序列1 1 01 為例，其編碼過程如下：時刻輸入：1101=1000 0100 0001輸入:揄出;110111101000110輸出：11101000=11101100 00111011 00000011第三章編碼器設(shè)計(jì)方案與對比選

11、擇第三章編碼器設(shè)計(jì)方案與對比選擇根據(jù)前面對卷積碼的描述，實(shí)現(xiàn)(2,1,2)編碼器主要采用以下兩種方案方案一： (2,1,2)卷積碼總共只有四種狀態(tài)，對其采用二進(jìn)制編碼00,01,10,11， 任意時刻輸入 0/1，其輸出都在四種狀態(tài)間跳轉(zhuǎn)。利用編碼后的狀態(tài)作為輸出顯 示。方案二：用（2,1,2）卷積碼兩個生成多項(xiàng)式分別與輸入信號卷積得到兩位編碼 輸出。其間要設(shè)置寄存器的狀態(tài)，并在輸入時刻實(shí)現(xiàn)寄存器的移位功能。最終通 過模 2 加得到兩位輸出再通過中間存儲輸出最終序列。實(shí)驗(yàn)箱上通過一位撥碼 開關(guān)控制輸入，兩個指示燈顯示編碼輸出的跳換。對比選擇兩種方案的 VHDL 語言實(shí)現(xiàn)都較為簡單。都需要最初控

12、制復(fù)位信號對寄存器清 零。但是最終實(shí)現(xiàn)下來，發(fā)現(xiàn)方案一較為局限。雖然仿真結(jié)果成功，輸入任意隨 機(jī)序列，可以達(dá)到編碼效果，但是在實(shí)驗(yàn)箱上控制發(fā)現(xiàn)，因其只有一個輸入，所 以只用通過一位撥碼開關(guān)實(shí)現(xiàn)輸入，而實(shí)驗(yàn)箱上時鐘頻率過高，最后分頻雖然能 得到正確的編碼輸出，但輸入太局限只能是一串1或0，最終顯示燈停在10 或 者 00 狀態(tài)，想要實(shí)現(xiàn)輸入任意序列對時鐘頻率的要求過高，短時間難以實(shí)現(xiàn)。 而方案二通過改進(jìn)，實(shí)現(xiàn)起來簡單，可以直接通過四個撥碼開關(guān)控制輸入，顯示 燈直接顯示8 位編碼后的輸出。所以綜合優(yōu)缺點(diǎn)，最終以方案二進(jìn)行設(shè)計(jì)。第四章 VHDL 語言實(shí)現(xiàn)及仿真調(diào)試4.1編碼器電路設(shè)計(jì)4.2VHDL

13、描述編碼器library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity juanji1 is port(clk,rst:in std_logic;d:in std_logic_vector(3 downto 0);s:out std_logic_vector(9 downto 0);end entity;-編碼器輸入輸出端口architecture behave of juanji1 issignal temp:std_logic_vect

14、or(9 downto 0);signal c1:std_logic_vector(4 downto 0);signal c2:std_logic_vector(4 downto 0); -中間變量，存儲輸出signal m:std_logic_vector(2 downto 0); -寄存器狀態(tài)存儲signal n:integer range 0 to 7;-signal rst1:std_logic;-只截取一次編碼輸出，截斷后面的編碼-signal cnt:std_logic_vector(3 downto 0);begin-process(rst,clk)-begin- if(clke

15、vent and clk=1) then-if(cnt(3)=0) then-rst1=0;-cnt=cnt+1;-else- rst1=1;-end if;-end if;-elsif(rst=1) then-rst1=1;-end if;-end process;-控制復(fù)位信號，截斷后續(xù)編碼process(rst,clk)beginif(rst=1) thenm=000;n=0;-寄存器初始清零else-時鐘上升沿輸入一位信息-時鐘上升沿輸入一位信息temp(2*n)=c1(n);temp(2*n+1)=c2(n);-暫存輸出n=n+1;end if;end if;end process;

16、c1(n)=m(0) xor m(1) xor m(2);c2(n)=m(0) xor m(2);-編碼輸出邏輯描述s=temp;end behave;4.2 調(diào)試c1(n)=m(0) xor m(1) xor m(2);c2(n)- 4a g1,3ir*-F !Sierra | 卜 IB.GB rm-IntoiTdaBEnfl&!wl1.0w為正確分析后續(xù)編碼，將中間變量n添加進(jìn)來。temp (n)是個一維數(shù)組型變量， 用來暫存輸出。n是個整形變量范圍是04 ； quartus中自動用三位二進(jìn)制數(shù)表 示，三位二進(jìn)制最大可以表示 8 個數(shù)，按照我們設(shè)定的 temp 的值， n 只能取其 中的五

17、個數(shù)。分析后發(fā)現(xiàn)，其取了 n為001, 010,011,100,101時刻的值對應(yīng)為 0,1,2,3,4，之后賦值輸出。n寄存器狀態(tài)輸出輸出的存儲000000S0 S1110011S2S3201010S4S5310100S6S7411001S8S9511110不輸出601101不輸出710100不輸出011001S0S1111110S2S3201101S4S5310100S6S7411001S8S9511110不輸出601101不輸出710100不輸出011001S0S1111110S2S3201101S4S5310100S6S7411001S8S9511110不輸出601101不輸出7101

18、00不輸出011001S0S1111110S2S3201101S4S5310100S6S7411001S8S9511110不輸出601101不輸出710100不輸出011001S0S1因?yàn)榈谝淮尉幋a后并沒有實(shí)現(xiàn)寄存器清零，在每個時鐘上升沿到的時候都會 實(shí)現(xiàn)寄存器的移位，輸入并進(jìn)去，而由于 n 和 temp 的范圍界定，當(dāng) n 為 5,6,7 時中間寄存器已滿，所以輸出賦值不進(jìn)去，在仿真中也能看到在110,111,000三 個時鐘上升沿到來時，輸出維持之前 5 個時刻的值不變，而當(dāng)?shù)鹊?n 計(jì)數(shù)完恢復(fù) 為最原始的0時，temp再次開始存儲，而此時寄存器由于保持之前的狀態(tài)，在 此狀態(tài)的基礎(chǔ)上，實(shí)現(xiàn)

19、后續(xù)編碼。最終輸出穩(wěn)定是由于輸入不斷的補(bǔ)入，實(shí)現(xiàn)循 環(huán)。從上表也可以清楚地看到。第五章 FPGA 編程下載仿真出實(shí)驗(yàn)結(jié)果后，利用 FPGA 開發(fā)板進(jìn)行適配與編程下載。該編碼器主要用到了實(shí)驗(yàn)箱上的撥碼開關(guān)與指示燈。而與實(shí)驗(yàn)箱配套的是Quartus 13.0,首 次下載配置上很復(fù)雜.首先，選用本次試驗(yàn)用到的芯片EP1C6T144C8N進(jìn)行管腳配置，如下:端口號引腳號功能rstPin 27撥碼開關(guān)8d0Pin 36撥碼開關(guān)1d1Pin 35撥碼開關(guān)2d2Pi n34撥碼開關(guān)3d3Pin 33撥碼開關(guān)4s2Pin 59LED10（低亮）s3Pin 58LED11（低亮）s4Pin 56LED12（低亮）s5Pin 57LED13（低亮）s6Pin 53LED14（低亮）s7Pin 52LED15（低亮）s8Pi n51LED16（低亮）s9Pin 50LED17（低亮）elkPin16elk管腳分配完后連接實(shí)驗(yàn)箱 USB 數(shù)據(jù)端口,設(shè)置后