原理圖設(shè)計方法1

1、原理圖設(shè)計簡介本文簡要介紹了原理圖的設(shè)計過程，希望能對初學(xué)者有所幫助。一成立一個新的工程在進行一個新的設(shè)計時，第一一定利用ProjectManager對該設(shè)計目錄進行配置，使該目錄擁有以下的文件構(gòu)造。ProjectProjectdirectory.cpmProjectfile包含了該設(shè)計的所有配置信息。如文件名稱，所用的文件庫等。(cpm:cadenceprojectmanager)cds.lib包含了該設(shè)計所用到的所有庫文件的路徑。worklibdesignlibraryDesign下邊舉例說明：啟動ProjectManagerOpen:翻開一個已有Project.New:成立一個新的Pro

2、ject.點擊New以下列圖：該目錄下寄存原理圖等有關(guān)信息。Designdirectory此處添入你的工程名如：myprojectcadence將會以你所填入的projectname如：myproject給projectlibrary分別命名為myproject.cpm和myproject.lib點擊下一步AvailableLibraryProjectLibrary：列出所有可選擇的庫。包含：個人工程中將用到的所有庫。如cadence自帶庫等。myproject_lib點擊下一步此處添入你的設(shè)計名如：mydesign點擊下一步點擊Finish達成對設(shè)計目錄的配置。為一致原理圖庫，所有共享的原理

3、圖庫一致放在CDMA硬件議論園地PCB設(shè)計專欄內(nèi)。此中：libcdma目錄為IS95項目所用的器件庫(已作廢)。libcdma1目錄為IS95項目以后所用的器件庫(已作廢)。Cdmalib為新的cdma事業(yè)部的原理圖非IC庫Cdmalibic為新的cdma事業(yè)部的原理圖IC庫Cdmalibrf為射頻器件庫Cdmalibtemp為暫時原理圖IC庫all_nan為網(wǎng)絡(luò)事業(yè)部的原理圖庫ZTElib為企業(yè)的原理圖庫ZTEstandard為企業(yè)的標(biāo)準(zhǔn)原理圖庫(已包含在standard庫中)Cdmasymbols為CDMA事業(yè)部的PCB庫Modulesymbols為一些電源模塊封裝庫ZTEsymbols為

4、企業(yè)的PCB庫每臺機器上只好寄存一套共享的原理圖庫，一般指定放在D：盤的根目錄下，即：D：libcdma,D：libcdma1.*注意：設(shè)計開始時，應(yīng)當(dāng)?shù)谝粚C器上的庫與共享的原理圖庫同步。下邊介紹怎樣將共享庫加入到自己的工程庫中。點擊Setup點擊Edit編寫cds.lib文件。添入以下語句:definelibcdmad:/cadence/libcdmadefinelibcdma1d:/cadence/libcdma1DEFINEztelibd:/cadence/ztelibDEFINEztestandardd:/cadence/ztestandardDEFINEall_nand:/cade

5、nce/all_nanDEFINEcdmalibd:/cadence/cdmalibDEFINEcdmalibicd:/cadence/cdmalibicDEFINEcdmalibtempd:/cadence/cdmalibtemp則庫libcdma,libcdma1被加入AvailiableLibrary項內(nèi)。以下列圖：點擊Add挨次將庫libcdma,libcdma1加入右側(cè)自己的工程庫中。另：可經(jīng)過右端Up,Down鍵擺列庫的優(yōu)先級。以上的準(zhǔn)備工作達成后，即可進入Concept-HDL環(huán)境進行原理圖的繪制。Allegro器件封裝庫加入方法有二種,第一種若加不進去則用第二種:以下列圖:注意

6、右側(cè)的CPM要選中,且下邊的Expand也選中;2在cadencepsd_14.2sharepcbtext下有一個環(huán)境變量文件setpadpath=.symbols/symbols后加符號庫所在的路徑,即:env,翻開此文本文件,在setpadpath=.symbols/symbolsd:cadencelibrary_pcbcdmasymbols等,多項間用空格分開;對psmpath的設(shè)置是同樣的。說明:有時把原理圖打包時會報某一器件犯錯,要認(rèn)真查察原由,假如提示是目前報告的器件與你所放的器件不是一個庫名,則把你放器件的庫的優(yōu)先級提升到所報錯的上邊。二原理圖的設(shè)計點擊DesignEntry進入

7、Concept-HDLConcept-HDL是Cadence構(gòu)：worklibDesign_name的電路原理圖設(shè)計輸入環(huán)境，下列圖為ConceptHDL的目錄結(jié)如：mydesignSch_1Page1.csa:第1頁原理圖的ASCII描繪Page1.csb:第1頁原理圖的二進制描繪Page1.csv:第1頁原理圖的ASCII連結(jié)文件Verilog.v:按verilog仿真格式寄存的設(shè)計網(wǎng)表在concept中電路原理圖的設(shè)計流程以下：擱置元器件（Addingparts）連線（addingwires）定義信號名addsingnal_name）增添屬性（Property,Attribute）Y達成

8、原理圖輸入否NY存盤（save,saveas）下邊就流程的各個部分做簡單介紹。1.Addingparts使用Componentadd命令在原理圖中加元器件。注意：為防止調(diào)出的元器件連線錯位。柵格設(shè)置：第一應(yīng)放入企業(yè)的標(biāo)準(zhǔn)圖框（柵格為50mil柵格顯示為100milztestandardFrameA1-A4,A4plus或ZTE_FRAMEA3/A4/A4PLUS），再在圖框內(nèi)增添所需器件。此中介紹兩個命令：Version改變元器件符號版本(即一個器件可能分紅幾個部分：操作方法是在一個器件上單擊，再若擊，彈出的對話框中有version項和section項)Section指定邏輯元器件在物理封裝中

9、的地點。并顯示pin_number.以下列圖：Replace元件替代。指用一個元件替代圖中的另一個元件。Modify元件改正，能夠改正封裝等信息。Descend可進行對器件庫的改正(?)，改正后存盤，下次調(diào)用才起作用。返回時點Asscend,或上邊的return按鈕。因為波及到出料單的問題。擱置器件（特別是分立元件）時請依據(jù)CDMA硬件部原理圖設(shè)計規(guī)范去做。對含有PPT信息的器件(PPT表包含有器件的資料代碼和封裝信息)，能夠按下列圖，選擇以Physical方式從PPT中調(diào)入器件。2.Addingwiresa.使用Wire/Draw命令可在連線的同時，對該線網(wǎng)加信號名。湊近需要連線的元件管腳處

10、，使用shift+right鍵能夠正確快捷地捕獲pin腳并連線。b.使用Wire/Route命令可自達成點到點。3.NamingwiresConceptHDL能夠通同樣信號名自成立兩個網(wǎng)的接關(guān)系。使用Wire/signame命令可一根網(wǎng)使用Text/change命令更正和從頭命名信號名。a.的信號名格式msb.lsb,msb指的最高位。Lsb指的最低位。當(dāng)某根網(wǎng)定了格式的信號名后,將自加粗，有于根信號。Bustap:拆分出的各信號號，以便定每條信號的接關(guān)系。b.低在conceptHDL中，信號名加后*表示低信號。4.增添屬性（Property,attribute）指元件和信號增添各樣屬性。下邊

11、介幾個往常元件增添的屬性。a.LOCATION:定元件的物理封裝號。如d1,r5,l3b.JEDEC_TYPE:定了一個元件的物理封裝。原理中如無此定或pack_type定，采納元件的缺省封裝。c.POWER_GROUP:定元件的可替源。如：power_group=vddh=vcc3.3vd.PART_NUMBER:添入Step2000內(nèi)的資料代。如：PNUMBER=資料代DisplayAttachments:示屬性依賴關(guān)系(號、屬于哪一個器件，快捷：F4)。TextReattach:屬性的從頭接?？赏ù嗣顚傩詮念^指定隸屬體。DisplayTextSize:示文字大小，在下邊的狀行示。5.其

12、余便利作命令Group操作。用好group命令能夠提升畫效率。在原理中框出要定一個的所有元素。使用GroupCopyAll（Copy）或Move命令行操作。需要注意的是CopyAll命令可將元件，以及屬性所有復(fù)制，而Copy沒法復(fù)制屬性。假如你想跨頁拷貝，可新建一個窗口，重復(fù)a,b兩個步驟，將要復(fù)制的組拷入新建窗口內(nèi)。為使圖紙清楚，潔凈。有時需隱蔽一些屬性。如：path，可使用GoupCreateByExpression并輸入path，再選擇GroupPropertyDisplayInvisible即可。$PN表示引腳）GlobalFind查找命令。你能夠經(jīng)過某個元器件序號或某個網(wǎng)絡(luò)名在復(fù)雜的

13、原理圖中將之快速定位。以下列圖查找D10.添入$location或location或選擇Net框，經(jīng)過網(wǎng)絡(luò)名，即可快速定位該網(wǎng)絡(luò)。以下列圖：多窗口的操作擱置元器件時，同時閱讀多個庫。方法：翻開一個AddComponent窗口，點擊此中的NewWindows，如圖：多原理圖頁操作同時翻開多頁原理圖，以下列圖，實現(xiàn)頁間原理圖內(nèi)容的挪動，互換，復(fù)制和刪除等。圖同時翻開多頁原理圖當(dāng)需要對原理圖的頁操作時,能夠在ConceptHDL的命令前進行操作。?將PageX移到PageY（PageY目前其實不存在）在非PageX頁的命令行輸入：PageMoveXY將PageX與PageY互換在非PageXY頁的命

14、令行輸入：PageSwapXY將PageX從原理圖中刪除在非PageX頁的命令行輸入：PageDeleteX6.存盤達成原理圖的繪制后，將原理圖存盤。三.用Checkplus工具，對原理圖進行檢查。回到ProjectManager窗口，選擇ToolsCheckplus.以下列圖：選擇此中不一樣項，可對原理圖進行相應(yīng)檢查，如上圖即可檢查單節(jié)點等。當(dāng)發(fā)生錯誤時，再回到Concept-HDL環(huán)境，使用ToolsMarkers對錯誤進行定位并改之。在ToolsPackagerUtilitesElectricalRulseCheck也能夠?qū)Ω鱾€錯誤進行檢查，但對錯誤定位的時候要用GlobeFind，查找

15、網(wǎng)絡(luò)名，不如上邊的方便。三層次化設(shè)計：跟著電路設(shè)計漸漸趨于模塊化以及設(shè)計復(fù)雜性的提升，層次化設(shè)計愈來愈多地被采納。層次化設(shè)計就是采納模塊的方法，將一個設(shè)計嵌入到另一個設(shè)計中。這樣設(shè)計出的原理圖層次清楚，并且由模塊描繪的電路，更簡單被復(fù)制和從頭利用。它的文件目錄構(gòu)造以下：worklibtop（頂層設(shè)計）sch_1module1sym_1sch_1module2sym_1sch_1進行層次化設(shè)計需注意以下事項：1.sch和.sym文件名一定同樣。如：2.sch圖中的I/O信號名一定和相應(yīng)的module1.sch和module1.sym.sym圖中的管腳名同樣。3I/O信號一定擁有以下端口符號：In

16、portOutportIoport注意：上述三個端口符號與進出頁信號OFFPAGE是兩種不一樣的符號。4在層次化設(shè)計中，有三種不一樣的信號種類：Local：局域信號在一個模塊設(shè)計中是獨一的。不一樣模塊中的同樣信號名其實不相連。Global：全局信號用于不一樣模塊中的同樣功能管腳（如：電源，地）之間的連結(jié)。往常表示為：信號名G。Interface：I/O信號，用于告訴其余模塊（或設(shè)計），這些信號經(jīng)過端口符號連結(jié)在原理圖中。5為差別原理圖器件符號和模塊符號，模塊符號一致使用下列圖所示式樣：經(jīng)過一個簡單實例介紹產(chǎn)生層次化設(shè)計的兩種方法：比如：toptop設(shè)計中包含有一個名為module1的模塊mod

17、ule1module1的原理圖設(shè)計1TOP-DOWN方法A產(chǎn)生頂層原理圖TOP.SCH.1.1:a.在原理圖中使用Blockadd增添代表模塊的符號block1,用Blockrename命令將其更名為module1用Blockstrecth改變其大小,以下列圖：b.用Blockaddpin給其增添pin此中：Inputpin：A,ENOutputpin：B以下列圖：c.達成該頁原理圖后，選擇產(chǎn)生模塊module1的原理圖：a.module1做為cell點擊Open,進入編寫環(huán)境,以下列圖：b.繪制module1的原理圖：注意：module1.sch圖中的信號名一定和相應(yīng)的module1中的管腳

18、名同樣。選擇此時即經(jīng)過TOPDOWN方法達成一個層次化設(shè)計。當(dāng)你從頭翻開頂層原理圖（即），雙擊module1模塊即會進入下一層原理圖。（即）。2DOWN-TOP方法A.生成基層設(shè)計,如上圖（）生成模塊符號。在Concept-HDL環(huán)境中選擇ToolsGenerateView,并點擊Generate即產(chǎn)生module1的模塊符號,以下：此處選sym_1此處選symbolC.在頂層原理圖中，調(diào)入module1模塊符號，以下列圖：達成頂層原理圖后，存盤。此即用DOWNTOP方法達成一個次化,也可通雙模入下。四用PackagerXL生成網(wǎng)表文件。Packager-XL的出文件表示以下（在packaged子當(dāng)今）：PackagerXlPstback.datPxl.logPstchip.datPstxprt.datPstxnet.datPxl.statePxl.mrkAllegroPstback.dat:反注文件。Pxl.log:告文件。Pstchip.dat:原理中元件的物理封裝明。Pstxprt.dat:元件與其物理元件之關(guān)系的文件。Pstxnet.dat:網(wǎng)表文件。Pxl.state:狀文件。Pxl.mkr:定位文件。在ConceptHDL