畢業(yè)論文-Tri-Gate晶體管的工藝模擬及仿真

1、大連東軟信息學院本科畢業(yè)設(shè)計（論文）論文題目：論文題目： Tri-Gate晶體管的工藝模擬及仿真系 所：電子工程系 專 業(yè)：電子信息工程（微電子制造方向） 學生姓名： 學生學號： 指導教師： 導師職稱：講師 完成日期：2014年4月28日 大連東軟信息學院Dalian 大連東軟信息學院畢業(yè)設(shè)計（論文） 摘要 - 28 -Tri-Gate晶體管的工藝模擬及仿真摘 要近年來，隨著半導體產(chǎn)業(yè)以及科技的飛速發(fā)展，半導體工藝尺寸的不斷縮小，業(yè)界內(nèi)傳言摩爾定律也即將走到盡頭。但是Intel在2011年宣布的Tri-Gate晶體管，也稱為3D晶體管的成功研制使得處理器的性能大幅度提升，同時也可以讓摩爾定律得

2、到一定年限的延續(xù)。Intel此舉堪稱晶體管歷史上最偉大的里程碑式發(fā)明，甚至可以說是“重新發(fā)明了晶體管”。此項新技術(shù)將用在未來22納米科技設(shè)備中，其中小的手機到大的云計算服務(wù)器包括在內(nèi)都可以使用該技術(shù)。本文首先以傳統(tǒng)CMOS晶體管為例子，介紹了幾種目前較為先進的晶體管實例，形成原理和結(jié)構(gòu)特點。再以這些晶體管的缺點和限制來引出新型的Tri-Gate晶體管。并介紹其特點，和其他晶體管的優(yōu)勢。重點還在于對模擬出的器件模型和電學特性結(jié)合理論知識進行相關(guān)分析，在此基礎(chǔ)上能把器件結(jié)構(gòu)進行進一步優(yōu)化后，再次模擬最終得出性能良好的Tri-Gate晶體管。本文的意義主要在于通過對Tri-Gate晶體管的學習和研究

3、，分析晶體管結(jié)構(gòu)和特點并進行相關(guān)的參數(shù)設(shè)計，器件工藝設(shè)計，器件模擬后，探索性的對Tri-Gate晶體管進行工藝模擬和特性仿真，最后能夠設(shè)計并實現(xiàn)了其良好性能的Tri-Gate晶體管及其模擬。關(guān)鍵詞：Tri-Gate晶體管，3D晶體管，器件模擬，電學特性大連東軟信息學院畢業(yè)設(shè)計（論文） AbstractProcessing Simulation and Emulation of the Tri-Gate Transistor AbstractIn recent years,In recent years,with the rapid development of the semiconducto

4、r industry as well as science and technology,semiconductor process geometries continue to shrink,the industry rumors that Moores Law will soon come to the end.However,in 2011 Intel announced Tri-Gate transistors,also known as 3D transistor,the successful development of makes greatly enhance the perf

5、ormance of the processor,but also allows the continuation of Moores Law to get certain number of years. Intels moveis themileposttype greatest invention of the transistorhistorys,and even can be said to bereinvented the transistor.Thisnew technology will beused in future22nmtechnology equipment,incl

6、uded themobile phoneto thecloudservercan usethis technology.Firstly,the traditional CMOS transistor as an example,introduces several current examples of more advanced transistor formation principles and structural features.Then drawbacks and limitations of these transistors to the new Tri-Gate trans

7、istors,and describes its features,and advantages of the other transistor.Also focused on the simulation of the electrical characteristics of the device model and correlation analysis combined with theoretical knowledge,the device structure can be further optimized on the basis of this,again simulate

8、d eventually come good performance Tri-Gate transistors.The significance of main this is that through the Tri-Gate transistor learning and research,after analyzing the structure and characteristics of the transistor parameters related to the design and the device process design,device modeling,explo

9、ratory for Tri-Gate transistor characteristics for process modeling and simulation Finally able to design and implement its good performance Tri-Gate transistor and analog.Key words: Tri-Gate transistor ,3D transistor ,Device simulation ,Electrical properties 大連東軟信息學院畢業(yè)設(shè)計（論文） 目錄目 錄 TOC o 1-3 u 摘 要 P

10、AGEREF _Toc387912348 h IAbstract PAGEREF _Toc387912349 h II第1章緒 論 PAGEREF _Toc387912350 h - 1 -1.1Tri-Gate的出現(xiàn) PAGEREF _Toc387912351 h - 1 -1.2Tri-Gate的研究現(xiàn)狀 PAGEREF _Toc387912352 h - 1 -1.3Tri-Gate的發(fā)展趨勢 PAGEREF _Toc387912353 h - 2 -第2章Tri-Gate晶體管的概述 PAGEREF _Toc387912354 h - 3 -2.1傳統(tǒng)CMOS晶體管工作原理 PAGER

11、EF _Toc387912355 h - 3 -2.2Fin-FET的工作原理 PAGEREF _Toc387912356 h - 4 -2.3Tri-Gate的工作原理 PAGEREF _Toc387912357 h - 6 -2.4總結(jié) PAGEREF _Toc387912358 h - 7 -第3章系統(tǒng)分析 PAGEREF _Toc387912359 h - 8 -3.1材料確定 PAGEREF _Toc387912360 h - 8 -3.1.1襯底材料 PAGEREF _Toc387912361 h - 8 -3.1.2柵結(jié)構(gòu)材料 PAGEREF _Toc387912362 h -

12、8 -3.1.3絕緣介質(zhì)材料 PAGEREF _Toc387912363 h - 8 -3.1.4源漏材料 PAGEREF _Toc387912364 h - 8 -3.1.5摻雜材料 PAGEREF _Toc387912365 h - 9 -3.2性能參數(shù) PAGEREF _Toc387912366 h - 9 -3.2.1擊穿電壓 PAGEREF _Toc387912367 h - 9 -3.2.2閾值電壓 PAGEREF _Toc387912368 h - 9 -3.2.3導通電阻 PAGEREF _Toc387912369 h - 9 -3.2.4最大漏極電流 PAGEREF _Toc

13、387912370 h - 10 -3.2.5導通電阻 PAGEREF _Toc387912371 h - 10 -3.3工藝流程圖 PAGEREF _Toc387912372 h - 10 -第4章Tri-Gate器件工藝模擬 PAGEREF _Toc387912373 h - 13 -4.1器件工藝模擬 PAGEREF _Toc387912374 h - 13 -4.1.1Silvaco器件工藝模擬環(huán)境介紹 PAGEREF _Toc387912375 h - 13 -4.1.2Silvaco器件模擬環(huán)境介紹 PAGEREF _Toc387912376 h - 13 -4.2ATHENA器件

14、結(jié)構(gòu)搭建 PAGEREF _Toc387912377 h - 14 -第5章Tri-Gate器件特性模擬 PAGEREF _Toc387912378 h - 18 -5.1Atlas器件環(huán)境介紹 PAGEREF _Toc387912379 h - 18 -5.2電學特性模擬 PAGEREF _Toc387912380 h - 20 -第6章結(jié)論 PAGEREF _Toc387912381 h - 22 -6.1Tri-Gate晶體管設(shè)計與實踐過程的總結(jié) PAGEREF _Toc387912382 h - 22 -6.2Tri-Gate晶體管的展望與不足 PAGEREF _Toc38791238

15、3 h - 22 -參考文獻 PAGEREF _Toc387912384 h - 23 -致 謝 PAGEREF _Toc387912385 h - 25 -附 錄 PAGEREF _Toc387912386 h - 26 -大連東軟信息學院畢業(yè)設(shè)計（論文）第1章緒 論Intel于2011年5月6日宣布了所謂的“年度最重要技術(shù)”世界上第一個3D三維晶體管“Tri-Gate”。晶體管是現(xiàn)代電子學的基石，而Intel此舉堪稱晶體管歷史上最偉大的里程碑式發(fā)明，甚至可以說是“重新發(fā)明了晶體管”。半個多世紀以來，晶體管一直都在使用2D平面結(jié)構(gòu)，現(xiàn)在終于邁入了3D三維立體時代。3D晶體管主要是將電流的“流

16、路”3D化，柵極開關(guān)基本不變，主要是部分3D化。所以并非是講傳統(tǒng)二維空間里的晶體管三維化發(fā)展，得到更多晶體管數(shù)量。通過使用3D晶體管，芯片可以在低電壓和低泄露下運行，從而使性能和能耗取得大幅改進。1.1Tri-Gate的出現(xiàn)世界上第一個3-D三維晶體管“Tri-Gate”由Intel于2011年5月6日宣布3D三維晶體管研制成功，3-D Tri-Gate三維晶體管相比于32nm平面晶體管可帶來最多37%的性能提升，而且同等性能下的功耗減少一半，這意味著它們更加適合用于小型掌上設(shè)備。英特爾表示，在微處理器上的技術(shù)突破有著巨大的歷史意義：世界首個3D晶體管的成功開發(fā)，命名為Tri-Gate。英特爾

17、官方的介紹說，3D Tri-Gate晶體管能夠支持科技技術(shù)的發(fā)展速度，此項技術(shù)的研發(fā)，可以使摩爾定律得到一定年限的延續(xù)。該項科技能促進處理器的性能大幅提升，同時還可以達到節(jié)能的要求。此項新技術(shù)將用在未來22納米科技設(shè)備中，其中小的手機到大的云計算服務(wù)器包括在內(nèi)都可以使用改技術(shù)。根據(jù)英特爾官方的解釋，公司重新為芯片設(shè)計了其電子開關(guān)（即晶體管），在過去開關(guān)是平面的，現(xiàn)在增加了第三維，它由硅基向上突出。例如，當土地有限，要增加辦公室就可以蓋摩天大樓。新的3D晶體管道理與此相似。這樣的設(shè)計主要是為了縮小體積，并且有著更好的柵接觸。1.2Tri-Gate的研究現(xiàn)狀繼四年前首度啟用HKMG工藝制作商用處理

18、器之后，全球最大的半導體廠商Intel又一次站在了業(yè)界前列，這一次他們用實際行動宣告與傳統(tǒng)的平面型晶體管技術(shù)徹底告別。Intel高調(diào)宣布了新的3D Tri-Gate晶體管技術(shù)，并且會在今年下半年的22nmIvy Bridge處理器上被全面采用，Intel摩爾定律將被再次延續(xù)。并表示三柵晶體管技術(shù)的啟用可以極大地減小晶體管的工作電壓。3D Tri-Gate晶體管技術(shù)采用區(qū)別于傳統(tǒng)的多片式結(jié)構(gòu)設(shè)計，通過它可以提供更好的電氣性能，最終可以讓晶體管的漏電率更低，功耗控制更理想、處理器頻率也能得以大幅提升。同時3D Tri-Gate將在未來所有22nm產(chǎn)品上被采用，這個技術(shù)對高端x86處理器的影響會很大

19、，并且預計未來采用該技術(shù)的處理器默認頻率可以達到4GHz。3D Tri-Gate未來對低功耗產(chǎn)品的影響也會很大，更低的功耗將會給未來手持設(shè)備應(yīng)用帶來方便。22nm制程三柵技術(shù)的晶體管性能基本與32nm制程一致，但輸入電壓僅0.8V，比后者的1.0V更低，這樣工作狀態(tài)下管子的功耗可減小50%以上。同時制造3D Tri-Gate所用的晶圓成本僅比傳統(tǒng)平面型晶體管高2-3%左右。1.3Tri-Gate的發(fā)展趨勢Tri-Gate作為一個跨時代的晶體管，有著無法比擬的意義所在。它不但有著新的晶體管結(jié)構(gòu)，同時也延續(xù)了摩爾定律。Tri-Gate的優(yōu)勢是在技術(shù)上采用區(qū)別于傳統(tǒng)的多片式結(jié)構(gòu)設(shè)計，這可以提供更好的

20、電氣性能，最終可以讓晶體管的漏電率更低，功耗控制更理想、處理器頻率也能得以大幅提升。但是同時，由于Tri-Gate將柵極做成了豎立起來，類似于魚鰭的結(jié)構(gòu)，并且設(shè)計工程師可以在增加魚鰭狀物的高度來獲得更高的性能和能效。但是，這也使著晶體管的厚度有著不小的增加，那么未來的Tri-Gate晶體管相對的要減小厚度，那么要在厚度和優(yōu)越的性能間有著一個不小的選擇，那么以后是否能有著兩全其美的方法，將是一個很大的問題。而為了控制成本的增加只在23%，柵極從三個側(cè)面控制硅魚鰭狀物，從而提高次臨界斜率，反型層面增加，這也對散熱會造成一定的影響，當之后的3D晶體管的發(fā)展，那么相應(yīng)的散熱也將是設(shè)計工程師們的又一大問

21、題。第2章Tri-Gate晶體管的概述2.1傳統(tǒng)CMOS晶體管工作原理在計算機領(lǐng)域，CMOS（Complementary Metal Oxide Semiconductor）常指保存計算機基本啟動信息（如日期、時間、啟動設(shè)置等）的芯片。是由PMOS（positive channel Metal Oxide Semiconductor）管和NMOS（Negative channel Metal Oxide Semiconductor）管共同構(gòu)成，它的特點是低功耗。原因是因為CMOS中的其中一對MOS（mosfetmos）組成的門電路在工作的瞬間要么PMOS導通、要么NMOS導通、要么PMOS、N

22、MOS都截至，比起線性三極管的效率要高很多，因此功耗也是很低的。如圖2.1然后我們以來簡單介紹一下工作原理。圖2.1 傳統(tǒng)COMS結(jié)構(gòu)模擬圖CMOS工作原理，我們先了解一下僅含有一個PN結(jié)二極管的工作過程。我們知道在二極管加上正向電壓（即N端接負極同時P端接上正極）時，二極管為導通狀態(tài)，這時PN結(jié)便有電流通過。如圖2.2，這是因為在P型半導體那端為正電壓，N型半導體的體內(nèi)的負電子被吸引，而涌向加有正電壓的P型半導體那端，而P型半導體的體內(nèi)的正電子則朝N型半導體方向運動，從而形成了導通的電流。同理，當二極管加反向電壓（即N端接上正極同時P端接負極）時，這時在P型半導體體內(nèi)為負電壓，正電子被聚集在

23、P型半導體那端，負電子則聚集在N型半導體的那端，電子不移動，其PN結(jié)則沒有電流通過，二極管就截止。圖2.2 傳統(tǒng)CMOS晶體管截止和導通示意圖由上述分析可知，當輸入信號為“0”或“1”的穩(wěn)定狀態(tài)時，電路中的兩個MOS管總有一個處于截止狀態(tài)，使得VDD和VSS之間無低阻抗直流通路，因此靜態(tài)功耗極小。這便是CMOS集成電路最主要的特點。2.2Fin-FET的工作原理迄今為止人們已經(jīng)提出了超薄體SOI（Silicon-On-Insulator）器件，平面雙柵器件，環(huán)繞柵器件，F(xiàn)inFET(FinField effecttransistor)器件等一系列的新結(jié)構(gòu)器件，其中被認為是有非常大的希望獲得廣泛

24、應(yīng)用的就是FinFET器件結(jié)構(gòu)。鰭式場效應(yīng)晶體管，F(xiàn)inFET是一種新型晶體管結(jié)構(gòu)，又被稱為是折疊溝道雙柵MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）。如圖2.3使用此種新型的器件結(jié)構(gòu)已經(jīng)能夠做出了溝道長度是17nm的nMOSFET、溝道長度18rim的pMOSFET。FinFET器件的柵極在溝道豎直方向的兩側(cè)來同時控制溝道，相比于自對準雙柵MOSFET更接近與之前傳統(tǒng)MOSFET的版圖。而FinFET器件結(jié)構(gòu)與別的其他結(jié)構(gòu)相比，最大的有點則為準平面結(jié)構(gòu)同時具有制備方法較為簡單，而且與CMOS工藝有著較好的兼容性，在抑止短溝

25、道效應(yīng)上面有著濕粉有效的作用，雙柵自對準并同時能夠和源漏達到自對準。最開始的FinFET結(jié)構(gòu)器件是在SOI襯底上制備的，不但成本十分的高昂同時也沒有十分理想的散熱性能。為了降低器件的成本，同時提高散熱性，消除浮體效應(yīng)，將器件轉(zhuǎn)移到了體硅襯底上是具有很大意義的。圖2.3 FinFET結(jié)構(gòu)器件示意圖體硅Fin-FET器件的優(yōu)點主要分為以下幾點：1）由于器件是在一個垂直的超薄的硅島(SiFin)上制作的，所以所用的是雙柵控制，這樣可以有效抑制器件發(fā)生短溝道效應(yīng)；2）兩個柵互相對準和源/漏區(qū)自對準；3）提升的源/漏有利，以便于減小寄生電阻；4）硅Fin的數(shù)目可以增加，這等效于增加了FinFET的溝道寬

26、度，進而提高了器件的電流驅(qū)動能力；5）由于是在做好源/漏之后再制作柵，可以采用低溫柵材料和高k柵介質(zhì)。2.3Tri-Gate的工作原理Tri-Gate作為世界上第一個3D結(jié)構(gòu)的晶體管，使用一個薄得不可思議的三維硅鰭片取代了傳統(tǒng)二維晶體管上的平面柵極，形象地說就是從硅基底上站了起來。硅鰭片的三個面都安排了一個柵極，其中兩側(cè)各一個、頂面一個，用于輔助電流的控制，而2D二維晶體管只在頂部有一個。如圖2.4（a）（b）因為這些像鰭片一樣的硅片都是垂直的，晶體管可以更加緊密地連接到一起，所以很大的程度上提高了晶體管的密度，這樣的設(shè)計可以使得當晶體管在開啟狀態(tài)（高性能負載）時，盡可能多的通過電流，同時在晶

27、體管關(guān)閉狀態(tài)將電流降至幾乎為零，即為在關(guān)斷的狀態(tài)之下最大可能的讓電流幾乎為零，從而達到低功耗。而且3D晶體管還能在這兩種的狀態(tài)之間快速的切換。如圖2.5，Intel還計劃今后繼續(xù)提高硅鰭片的高度，從而來獲得更高的性能和效率。一種管理晶體管密度的方式被3D三柵極晶體管的結(jié)構(gòu)提供了出來。因為鰭狀物的本身就是垂直的，使得晶體管也能十分密集地封裝起來先進的科技技術(shù)和經(jīng)濟效益就是摩爾定律所追求的關(guān)鍵點。圖2.4 Tri-Gate晶體管結(jié)構(gòu)圖（a）（b）圖2.5 Intel Tri-Gate晶體管實物未來，設(shè)計師還可以不斷增加鰭狀物的高度，從而獲得更高的性能和能效。全耗盡型3D三柵極晶體管，柵極從三個側(cè)面

28、控制硅鰭狀物，提高次臨界斜率，反型層面積增加，用于更高的驅(qū)動電流，制程成本只增加2-3%。2.4總結(jié)隨著CMOS器件尺寸的持續(xù)縮小，短溝道效應(yīng)和柵介質(zhì)泄漏電流等效應(yīng)成為器件尺寸進一步等比例縮小的障礙。由于短溝道效應(yīng)的影響，使得器件出現(xiàn)閾值電壓變小，亞閾值泄漏電流增大等現(xiàn)象，因此增加了靜態(tài)功耗。為了克服這些效應(yīng)的限制，進一步的縮小晶體管的尺寸，同時也能夠提高器件的性能和增大器件的集成度，來使用新的晶體管結(jié)構(gòu)，代替?zhèn)鹘y(tǒng)的平面結(jié)構(gòu)的晶體管被人們逐漸開始研究和采用?？v觀之前提到的幾種晶體管結(jié)構(gòu)，Tri-Gate的優(yōu)點不止是一點兩點，除了在上文中提到的優(yōu)點之外，Tri-Gate晶體管技術(shù)采用3D結(jié)構(gòu)，可

29、以大大提高功率效率。3D概念在芯片制造方面并不是新東西，臺積電和IBM幾年來一直在開發(fā)這種技術(shù)。但是，與臺積電，IBM的努力不同，Tri-Gate技術(shù)已可批量生產(chǎn)，這是重大的技術(shù)成就。Tri-Gate技術(shù)的其它優(yōu)勢包括制程縮小能力、成本、產(chǎn)品路線圖和不必使用特殊晶圓。當下一代光刻設(shè)備問世的時候，Tri-Gate可以縮小到小于20納米的水平，從而可以進一步提高性能、改善功耗和降低成本。另外，Tri-Gate技術(shù)的單位器件制造成本只比傳統(tǒng)平面技術(shù)高出2-3%左右。最后，轉(zhuǎn)向tri-gate晶體管使得英特爾不必采用絕緣硅結(jié)構(gòu)就能夠制造全耗盡晶體管。這樣就不必使用成本高于普通晶圓的特殊SOI晶圓。綜上

30、所述，Tri-Gate從實驗室到大批量的生產(chǎn)只是時間和技術(shù)的問題。第3章系統(tǒng)分析3.1材料確定隨著全世界科技的飛速發(fā)展，半導體材料在科技發(fā)展中的重要性毋庸置疑，半導體的發(fā)展歷史很短，但半導體材料徹底改變了我們的生活，從半導體材料的發(fā)展歷程從中我們可以感悟到半導體材料對晶體管也是十分的重要的。3.1.1襯底材料半導體襯底材料是發(fā)展微電子產(chǎn)業(yè)的基礎(chǔ)，Si單晶片是集成電路中最重要的襯底材料。如果沒有半導體硅片材料的迅速發(fā)展，集成電路是不可能有現(xiàn)在的這種發(fā)展速度和成就的。反過來，由于集成電路集成度的提高和特征尺寸的縮小，對半導體材料提出了更高、更苛刻的要求。Si材料作為最重要的半導體材料，其實過去的5

31、0年來的發(fā)展直接推動了微電子和集成電路產(chǎn)業(yè)的發(fā)展。GeSi材料食欲有載流子遷移率高、能帶和禁帶寬度可調(diào)等物理特性，且與Si工藝兼容性好，在微電子和光電子器件領(lǐng)域得到了廣泛的應(yīng)用。應(yīng)變Si材料在CMOS器件中，向Si溝道材料中引入一定的應(yīng)力，可以改變載流子在Si溝道中的輸運特性，提高Si溝道的載流子遷移率，采用應(yīng)變硅作為溝道材料，可以提高納米尺度CMOS器件的速度性能。由于其能提高溝道載流子遷移率的技術(shù)，已經(jīng)被工業(yè)界廣泛應(yīng)用。3.1.2柵結(jié)構(gòu)材料在半導體集成電路發(fā)展初期，由于鋁和Si有良好的兼容性，MOSFET的柵電極材料一般采用金屬鋁，低的串聯(lián)電阻和小的寄生效應(yīng)是MOSFET對柵電極材料的基本

32、要求。隨著微電子技術(shù)的發(fā)展，人們引入了多晶硅作為柵電極材料來代替鋁成為柵電極的重要材料。3.1.3絕緣介質(zhì)材料SiO2作為性能良好的絕緣介質(zhì)材料，從CMOS期間發(fā)明至今，SiO2一直得到廣泛的應(yīng)用和研究，而且隨著微電子技術(shù)的發(fā)展，其制備工藝已經(jīng)完善，目前能制備介電性良好、幾乎無體和界面缺陷的SiO2的超薄絕緣層。3.1.4源漏材料傳統(tǒng)MOSFET器件采用摻雜Si材料作為源漏材料。當器件尺寸縮小到納米尺寸后，摻雜Si源漏結(jié)構(gòu)的源漏串聯(lián)電阻和接觸電阻將增加，抑制了器件驅(qū)動電流的提高。在源漏區(qū)，為了抑制器件縮小帶來的短溝道效應(yīng)，必須限制源漏擴散區(qū)的結(jié)深，需要使用超淺結(jié)工藝技術(shù)，但摻雜Si源漏結(jié)構(gòu)難以

33、實現(xiàn)超淺結(jié)制備。使用金屬源漏的肖特基MOSFET具有低的源漏串聯(lián)電阻和接觸電阻、低熱預算工藝、可形成原子級突變結(jié)抑制短溝效應(yīng)等優(yōu)點成為源漏材料研究的重點。3.1.5摻雜材料硅有四個價電子，常用于硅的摻雜物有三價與五價的元素。當只有三個價電子的三價元素如硼，摻雜至硅半導體中時，硼扮演的即是受體的角色，摻雜了硼的硅半導體就是p型半導體。反過來說，如果五價元素如磷，摻雜至硅半導體時，摻雜磷的硅半導體成為n型半導體。一般而言，摻雜物依照其帶給被摻雜材料的電荷正負被區(qū)分為施體與受體。施體原子帶來的價電子，大多會與被摻雜的材料原子產(chǎn)生共價鍵，進而被束縛。和施體相對的，受體原子進入半導體晶格后，因為其價電子

34、數(shù)目比半導體原子的價電子數(shù)量少，等效上會帶來一個的空位，這個多出的空位即可視為電洞。受體摻雜后的半導體稱為p型半導體。3.2性能參數(shù)晶體管的性能參數(shù)，在常規(guī)情況下可分為極限參數(shù)、直流參數(shù)、交流參數(shù)等。這些性能參數(shù)決定了晶體管正常工作的電壓、電流范圍。3.2.1擊穿電壓電介質(zhì)在足夠強的電場作用下將失去其介電性能成為導體時所對應(yīng)的電壓稱為擊穿電壓。電介質(zhì)擊穿時的電場強度叫擊穿場強。不同的電介質(zhì)在相同溫度下，其擊穿場的則強不同。當電容器介質(zhì)和兩極板的距離d一定后，由U1-U2=Ed知，擊穿場強決定了擊穿電壓。擊穿場強通常又稱為電介質(zhì)的介電強度。提高電容器的耐壓能力起關(guān)鍵作用的是電介質(zhì)的介電強度。擊穿

35、電壓是電容器的極限電壓，超過這個電壓，電容器內(nèi)的介質(zhì)將被擊穿。額定電壓是電容器長期工作時所能承受的電壓，它比擊穿電壓要低。電容器在不高于擊穿電壓下工作都是安全可靠的，不要誤認為電容器只有在額定電壓下工作才是正常的。3.2.2閾值電壓通常將傳輸特性曲線中輸出電壓隨輸入電壓改變而急劇變化轉(zhuǎn)折區(qū)的中點對應(yīng)的輸入電壓稱為閾值電壓.在描述不同的器件時具有不同的參數(shù)。器件的柵電壓定義為閾值電壓，它是MOSFET的重要參數(shù)之一。3.2.3導通電阻理想的PN結(jié)在正向?qū)ê髴?yīng)該是沒有電阻的，而實際的PN結(jié)比如二極管受材料、工藝的影響，在導通時實際上兩端還有一個電阻，這個電阻一般在幾歐到幾十歐之間，被稱為導通電阻

36、。3.2.4最大漏極電流指輸出特性進入飽和區(qū)后的漏極電流值。它與外加柵源電壓的關(guān)系如公式1-1所示：(3-1)由上式可見決定IDmax的主要因素是器件的溝道寬度，為了提高最大漏極電流應(yīng)該增加單位管芯面積的溝道寬度。然而，溝道寬度的增加又會加大芯片面積，這是我們不希望看到的，因此需要給予綜合考慮。另外，遷移率也能影響最大電流的控制容量?？梢杂绊懙竭w移率的因素較多，如摻雜濃度、晶格溫度、橫向電場和沿著電流方向的縱向電場等。3.2.5導通電阻VDMOS的導通電阻決定了它的通態(tài)損耗。每個MOS結(jié)構(gòu)都由Rs源極接觸電阻；Rn+源區(qū)串聯(lián)電阻；Rch溝道電阻（即增強型MOS晶體管的溝道電阻）；Ra耗盡層電阻

37、（即柵電極正下方在n-層上形成的表面電荷積累層電阻）；Rj結(jié)型場效應(yīng)管電阻（即相鄰兩P阱間形成的頸部電阻）；Re高阻外延層電阻；Rb襯底n+層電阻；Rd漏極接觸電阻八部分電阻組成。3.3工藝流程圖為了更好的完成Tri-Gate晶體管的工藝模擬及其仿真，同時也能讓模擬的時候有著大概的方向。由于器件較為特殊，所以每一步驟均為兩個圖，工藝流程圖左側(cè)為正視圖，右側(cè)圖為左視圖。圖3.1 工藝流程圖模擬1如圖3.1所示為工藝模擬中襯底部分的模擬示意圖，圖中灰色的圖形為Silicon硅，綠色的則是光刻膠。圖3.2 工藝流程圖2如圖3.2所示為二氧化硅的淀積及CMP工藝來達到預計的形狀。圖中藍色的部分則為二氧

38、化硅。圖3.3 工藝流程圖3如圖3.3所示為Silicon的形成，其中包括淀積硅和光刻，顯影以及刻蝕工藝。圖3.4 工藝流程圖4如圖3.4為氧化層的形成，包括淀積，光刻以及刻蝕工藝。其中黃色的為SiO2。圖3.5 工藝流程圖5如圖3.5為柵極的形成，也是要預計達到的圖形，其中紅色的部分為多晶硅。第4章Tri-Gate器件工藝模擬4.1器件工藝模擬經(jīng)過前幾章的理論知識以及工藝模擬的擬定流程來構(gòu)建Tri-Gate器件模型如圖4.1所示，下面根據(jù)圖4.1中的器件結(jié)構(gòu)先進行一下器件描述：圖4.1 Tri-Gate器件模型正視圖和左視圖Tri-Gate器件與其他的晶體管的結(jié)構(gòu)和材料總體上與常見的傳統(tǒng)CM

39、OS晶體管差別不大，其中最具明顯的區(qū)別就是立起來的柵極。器件的源漏被立起來的柵極所包住。4.1.1Silvaco器件工藝模擬環(huán)境介紹用來做器件建模和一系列光學特性模擬的是軟件SilvacoTCAD，TCAD即Technology ComputerAided Design在業(yè)界多用于半導體工藝模擬和器件模擬。TCAD包括Silveco公司的Athena和Atlas，以及Synopsys公司的Tsupprem和Medici還有ISE公司（現(xiàn)已經(jīng)被Synopsys公司收購）的Dios和Dessis。SilvacoTCAD的一些組件包括交互式工具Deckbuild和Tonyplot，工藝仿真工具ATH

40、ENA，器件仿真工具ATLAS和器件編輯器DevEdit等。4.1.2Silvaco器件模擬環(huán)境介紹工藝模擬軟件ATHENA能幫助工藝開發(fā)和優(yōu)化半導體制造工藝。ATHENA提供一個易于使用，模塊化的，可擴展的平臺。ATHENA能對所有關(guān)鍵制造步驟如離子注入，擴散，氧化，光刻等工藝進行快速精確的模擬。仿真能得到包括CMOS，Bipolar，SiGe，SOI，光電子以及功率器件等器件結(jié)構(gòu)，并精確預測器件結(jié)構(gòu)中的幾何參數(shù)，摻雜劑量分布和應(yīng)力。優(yōu)化設(shè)計參數(shù)使速度、擊穿、泄露電流和可靠性達到最佳組合。在建模和電學參數(shù)以及加激勵的模擬過程中主要還是利用DeckBuild進行一系列的驗證過程：建模、仿真、加

41、激勵觀察器件反應(yīng)。所有的仿真器都是通過集成環(huán)境DeckBuild組織的。仿真流程圖如圖4.2所示。圖4.2 ATHENA工藝模擬流程圖4.2ATHENA器件結(jié)構(gòu)搭建為了更清楚明了的體現(xiàn)器件的結(jié)構(gòu)和模擬大致流程，以下為Athena的主要流程截圖以及其主要步驟代碼。全部代碼詳情請見附錄。圖4.3 Athena工藝流程圖1如圖4.3所示為器件襯底的形成以及氧化層的生成。其主要代碼為：go athenalin x loc=0.0 spacing=0.1lin x loc=0.8 spacing=0.01lin x loc=1.3 spacing=0.01lin x loc=2.0 spacing=0.

42、1lin y loc=0.0 spacing=0.01lin y loc=0.5 spacing=0.01lin y loc=1.0 spacing=0.01init silicon c.boron=1.0e14 orientation=100 two.d# diffus time=30 temp=950 f.o2=5 dryo2deposit silicon thick=0.3 division=2圖4.4 Athena工藝流程圖2如圖4.4所示為源漏級的形成，以及側(cè)墻的形成，其主要流程代碼為：deposit oxide thick=0.21 division=0.1etch oxide t

43、hick=0.15deposit photoresist thick=0.1 division=2etch dry thick=0.15implant phosph dose=1e14 energy=50 tilt=7deposit photoresist thick=0.2 division=2圖4.5 Athena工藝流程圖3如圖4.5所示，為工藝流程的柵極的口的形成以及柵極的淀積，其主要代碼為：etch photoresist start x=0.85 y=-0.57etch cont x=0.85 y=-0.3etch cont x=1.15 y=-0.3etch done x=1.1

44、5 y=-0.57etch oxide thick=0.1etch oxide thick=0.1etch oxide thick=0.1etch oxide thick=0.1deposit polysilicon thick=0.2 division=2tonyplotetch polysilicon thick=0.25圖4.6 ATHENA工藝仿真圖如圖4.6所示為ATHENA所模擬器件圖的最終形式，由于器件為3D結(jié)構(gòu)，所以此為器件的一個側(cè)面圖，能看清柵極和源漏。第5章Tri-Gate器件特性模擬5.1Atlas器件環(huán)境介紹ATLAS器件仿真系統(tǒng)可以模擬半導體器件的光學、電學和熱學行為

45、。ATLAS提供一個基于物理的，使用簡便的模塊化的可擴展的平臺，用以分析所有二維和三維模式下的半導體器件的直流、交流和時域響應(yīng)。仿真流程圖如圖5.1所示。圖5.1 ATLAS工藝模擬流程圖有關(guān)于Atlas器件結(jié)構(gòu)搭建方面，要實現(xiàn)器件的特性模擬必須先有器件結(jié)構(gòu)。搭建器件結(jié)構(gòu)第一步要先構(gòu)建網(wǎng)格，由于器件的構(gòu)建需要的是三維器件模型的網(wǎng)格，因此這里都是關(guān)于X軸、Y軸與Z軸設(shè)置的，代碼見附錄。第二步是根據(jù)上面給出的器件結(jié)構(gòu)在制定好的網(wǎng)格中建立模型，值得注意的是軟件中的默認單位為微米，器件最小精確值是納米級。以下是襯底和氧化層的代碼段：region num=1 x.min=0 x.max=2 y.min=

46、0 y.max=0.4 z.min=0 z.max=2 siliconregion num=2 x.min=0.8 x.max=1.2 y.min=0.4 y.max=0.9 z.min=0 z.max=2 siliconregion num=3 x.min=0 x.max=0.8 y.min=0.4 y.max=0.9 z.min=0 z.max=2 sio2region num=4 x.min=1.2 x.max=2 y.min=0.4 y.max=0.9 z.min=0 z.max=2 sio2在襯底和氧化層建立完成之后.開始建立源漏，阻擋層和柵極，以下為代碼段：region num=5

47、 x.min=0.9 x.max=1.1 y.min=0.9 y.max=1.4 z.min=0 z.max=0.8 siliconregion num=6 x.min=0.9 x.max=1.1 y.min=0.9 y.max=1.4 z.min=0.8 z.max=1.3 siliconregion num=7 x.min=0.9 x.max=1.1 y.min=0.9 y.max=1.4 z.min=1.3 z.max=2 siliconregion num=8 x.min=0.8 x.max=0.9 y.min=0.9 y.max=1.5 z.min=0.8 z.max=1.3 sio

48、2region num=9 x.min=1.1 x.max=1.2 y.min=0.9 y.max=1.5 z.min=0.8 z.max=1.3 sio2region num=10 x.min=0.9 x.max=1.1 y.min=1.4 y.max=1.5 z.min=0.8 z.max=1.3 sio2region num=11 x.min=0 x.max=0.8 y.min=0.9 y.max=1.5 z.min=0.9 z.max=1.2 polysiliconregion num=12 x.min=1.2 x.max=2 y.min=0.9 y.max=1.5 z.min=0.9

49、 z.max=1.2 polysiliconregion num=13 x.min=0 x.max=2 y.min=1.5 y.max=2 z.min=0.9 z.max=1.2 polysilicon在大概的結(jié)構(gòu)確定之后開始進行對電極和位置的確定，摻雜主要為均勻摻雜：# #1=substrate electrode name=substrate number=1 x.min=0 x.max=2 y.min=0 y.max=0.4 z.min=0 z.max=2# #1=drain #2=source electrode name=drain number=1 x.min=0.9 x.max=

50、1.1 y.min=0.9 y.max=1.4 z.min=0 z.max=0.8electrode name=source number=2 x.min=0.9 x.max=1.1 y.min=0.9 y.max=1.4 z.min=1.3 z.max=2contact name=drain neutral contact name=source neutral contact name=substrate neutral dopingdoping uniform conc=1.7e17 p.type region=1doping uniform conc=0.7e15 n.type reg

51、ion=5doping uniform conc=0.7e15 n.type region=7由于器件需要進行的是3D仿真，所以最后的文件產(chǎn)生和圖片的讀取軟件會自動對器件的內(nèi)部電學特征參數(shù)進行計算和分析，如：導帶和價帶的電子與空穴電荷量等。計算方式是采用普通量子阱效應(yīng)模型進行計算的，詳見附錄。圖5.2 器件結(jié)構(gòu)展示圖（a）（b）根據(jù)上述代碼的指令描寫生成的是器件結(jié)構(gòu)模型如圖5.2（a）（b）所示。5.2電學特性模擬根據(jù)器件的結(jié)構(gòu)，在期間上加入電壓3v，形成了電流電壓特性圖。如圖5.3圖5.3 電流電壓特性曲線從圖5.3可以看出，器件的開啟電壓為3.5V，而傳統(tǒng)CMOS器件的開啟電壓的區(qū)間大約為

52、5V到7V左右，比傳統(tǒng)CMOS電路開啟電壓略小一些。同時隨著電壓增大而發(fā)生的線性變化，并且變化的數(shù)值要大于邊界值，因此可以得出其電壓電流特性。圖5.4 輸出特性曲線如圖5.4所示為器件的輸出特性曲線，漏電流隨著漏電壓的變化而呈現(xiàn)線性特性。其輸出電壓的區(qū)間大約在0.8V到2V左右，并且隨著電壓的增大而增大。第6章結(jié)論6.1Tri-Gate晶體管設(shè)計與實踐過程的總結(jié)通過對Tri-Gate晶體管的學習，從傳統(tǒng)CMOS晶體管的工藝流程推算到Tri-Gate晶體管的工藝流程、工作方式及其性能參數(shù)方面的學習和研究，到比較成熟的Tri-Gate晶體管，最后到器件的工藝流程模擬和特性仿真。在理論方面也研讀了大

53、量的相關(guān)資料，影訊和書籍，對比其他先進的CMOS晶體管，對Tri-Gate晶體管有了一定的了解。但是在模擬的過程中發(fā)現(xiàn)自己了解的還是不夠全面，還是需要不斷的學習和研究。全文的重點主要集中在Tri-Gate晶體管的工藝模擬，器件模擬及其參數(shù)的仿真。加深了對理論上的傳統(tǒng)CMOS晶體管以及Tri-Gate晶體管的理解，同時也提高了在使用軟件中所做的模擬和理論相結(jié)合的差異與實踐的重要。對于之前學習的半導體物理，半導體期間物理，半導體制造工藝，以及小學期對于Silvaco的學習都得到了更深層面的學習。通過大量的模擬參數(shù)的改變和對比，得到了Tri-Gate晶體管的結(jié)構(gòu)參數(shù)，具有較為突出的電學特性。6.2T

54、ri-Gate晶體管的展望與不足在Inter官方資料和之后對Tri-Gate晶體管的評價資料中可以看到，Tri-Gate晶體管的制作流程雖然復雜，但是其實其成本費并不十分昂貴。這也是傳承著摩爾定律的一個表現(xiàn)方面。在設(shè)計中，為了減少錯誤和誤差，步驟相對少，簡單但是昂貴，這和Tri-Gate晶體管的實體晶體管應(yīng)該具有較大的差距。同時由于Tri-Gate晶體管是較為先進的科技技術(shù)成果，無論中文外文文獻和資料數(shù)量十分有限。在尺寸的確定方面花了大量的時間來調(diào)整和改進，以至于在特性仿真方面有著較大的不足之處。同時器件特殊的3D結(jié)構(gòu)，這是在課堂上和實際資料中都不是很常見的模式，在2D轉(zhuǎn)到3D的過程中，遇到了

55、不少的問題，最后在老師的幫助下才得以模擬成功。以后可以通過對軟件的學習和相關(guān)知識的研究考察，將Tri-Gate晶體管的參數(shù)、尺寸方面進一步的優(yōu)化和模擬。最后能夠?qū)崿F(xiàn)一個具有優(yōu)良特性的Tri-Gate晶體管。參考文獻1信息動態(tài)J電子產(chǎn)品可靠性與環(huán)境試驗，2012，30(4):14，34，50，55，64-65，后插1-后插22朱少博功率器件中的MOS電容非線性研究D東南大學20083周華杰，徐秋霞體硅FinFET三維模擬J功能材料與器件學報，2008，14(6):949-9544盧風銘高k疊柵結(jié)構(gòu)與FinFET器件的電特性研究D西安電子科技大學，20115PCFAN評測室三柵極晶體管驚艷首映In

56、tel Ivy Bridge平臺電腦迷2010(10)，28-306叢秋波高性能流處理器采用22nm 3D三維晶體管技術(shù)JEDN CHINA電子設(shè)計技術(shù)，2112，19（6）16-177王玲基于VDMOS結(jié)構(gòu)參數(shù)的TCAD模擬研究D，微電子學與固體電子學，20118宋玲玲基于SILVACO模擬的開關(guān)VDMOS設(shè)計與制造D，微電子學與固體電子學，20089戚玉婕TCAD在“半導體工藝”課程中應(yīng)用的教學探討M，揚州教育學院學報，2013，31（3），22-2310尹勝連，馮彬TCAD技術(shù)及其在半導體工藝中的應(yīng)用J，半導體技術(shù)，2008，33（6）：480-48211J.Zhang，B.Zhang.

57、Simulation of high-power 4H-SiCJ，ELECTRONICS LETTERSD，7th June 2007 Vol.43 No.1212Zhu,C.L,Rusli,Tin.Improved performance of SiC MESFETs using double-recessed stru ctureJ,Microelectron.Eng,2006,83,(1),pp.929513Zhang,J.,Luo,X.,:Improved double-recessed 4H-SiC MESFETs structure with recessed source dra

58、in drift regionJ,Microelectron.Eng,(2007)10.1016.2007.02.01414O.Ambacher,B.Foutz,Two dimensional electron gases induced by spontaneous and piezoelectric polarization in undoped and doped AlGaN/GaN heterostructuresJ,J.Appl.Phys, vol. 87,no.1,pp.334344,Jan.200015張曉菊，深亞微米槽柵MOS器件的理論及實驗研究D，西安電子科技大學，20061

59、6甘學溫，黃如，劉曉彥等納米CMOS器件J，第一版，北京，科學出版社，2004，101-10217張學鋒基于ISE的MOSFET器件電學特性模擬分析與研究D，大連理工大學，200918趙毅強，姚素英，解曉東等譯半導體物理與器件J，第三版，北京，電子工業(yè)出版社，33333519張方媛功率VDMOS器件結(jié)構(gòu)設(shè)計J，200920何君采用3D芯片設(shè)計技術(shù)在單芯片上制作成像子系統(tǒng)D，電子與封裝2001,1(2)21L.Gendron,C.Koeniguer.Quantum cascade detectorsJ，Infrared Physics&Technology，2005，47：175-181致 謝在

60、論文完成之際，我首先向關(guān)心幫助和指導我的宗楊老師表示衷心的感謝并致以崇高的敬意！在每次設(shè)計遇問題時，宗楊老師不辭辛苦的講解才使得我設(shè)計順利進行。從設(shè)計選題、資料搜集直至設(shè)計修改花費了宗老師許多寶貴的時間和精力，此向?qū)煴硎局孕牡馗兄x！宗楊老師嚴謹治學的態(tài)度、開拓進取的精神和高度的責任心都使學生受益終生！歲月如梭，我四年的大學時光也即將敲響結(jié)束的鐘聲。離別在即，站在人生的又一個轉(zhuǎn)折點上，心中難免思緒萬千，一種感恩之情油然而生。生我者父母。感謝生我養(yǎng)我，含辛茹苦的父母。是你們，為我的學習創(chuàng)造了條件；是你們，一如既往的站在我的身后默默的支持著我。沒有你們就不會有我的今天。謝謝你們，我的父親母親！在這