基于ModelSim的仿真課件

1、第4章 基于ModelSim的仿真4.1 ModelSim的仿真方法4.2 Quartus II和ModelSim聯(lián)合仿真 第4章 基于ModelSim的仿真4.1 ModelSim的4.1 ModelSim的使用方法4.1.1 ModelSim軟件簡介 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言仿真器。它提供最友好的調試環(huán)境，是業(yè)界唯一單一內核支持VHDL、 Verilog HDL 和 SystemC 混合仿真的仿真器，同時也支持業(yè)界最廣泛的標準如 Verilog 2001、SystemVerilog 等，內部集成了用于 C/C+，PLI/FLI和 SystemC 的集成 C 調試器。支

2、持眾多的 ASIC和 FPGA廠家?guī)?，可以用?FPGA 和 ASIC 設計的 RTL 級和門級電路仿真。是作 FPGA/ASIC 設計的RTL 級和門級電路仿真的首選全面支持UNIX(包括 64 位)、Linux和 Windows平臺。 4.1 ModelSim的使用方法4.1.1 ModelSi3ModelSim分幾種不同的版本：SE、PE和OEM，其中集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設計工具中的均是其OEM版本。比如為Altera提供的OEM版本是ModelSim-Altera,為Xilinx提供的版本為ModelSim XE.

3、SE版本為最高級版本,在功能和性能方面比OEM版本強很多,比如仿真速度方面,還支持PC 、 UNIX 、 LIUNX混合平臺。3ModelSim分幾種不同的版本：SE、PE和OEM，其為什么要學Modelsim?1.2.Modelsim的安裝為什么要學Modelsim?5同許多其他軟件一樣，Modelsim SE同樣需要合法的License,通常我們用Kengen產生license.dat。 解壓安裝工具包開始安裝，安裝時選擇Full product安裝。當出現(xiàn)Install Hardware Security Key Driver時選擇否。當出現(xiàn)Add Modelsim To Path選擇是

4、。出現(xiàn)Modelsim License Wizard時選擇Close。 在C盤根目錄新建一個文件夾flexlm，用Keygen產生一個license.dat,然后復制到該文件夾下。 修改系統(tǒng)的環(huán)境變量。右鍵點擊桌面我的電腦圖標，屬性-高級-環(huán)境變量-（系統(tǒng)變量）新建。按下圖所示內容填寫，變量值內如果已經有別的路徑了，請用“；”將其與要填的路徑分開。LM_LICENSE_FILE = c:flexlm license.dat 5同許多其他軟件一樣，Modelsim SE同樣需要合法的6仿真仿真分為功能仿真,門級仿真,時序仿真功能仿真(前仿真,代碼仿真) 主旨在于驗證電路的功能是否符合設計要求，其

5、特點是不考慮電路門延遲與線延遲，主要是驗證電路與理想情況是否一致?？删C合FPGA代碼是用RTL級代碼語言描述的，其輸入為RTL級代碼與Testbench.在設計的最初階段發(fā)現(xiàn)問題,可節(jié)省大量的精力門級仿真和時序列仿真 (后仿真) 使用綜合軟件綜合后生成的門級網表進行仿真,不加入時延文件的仿真就是門級仿真.可以檢驗綜合后的功能是否滿足功能要求,其速度比功能仿真要慢,比時序仿真要快. 在門級仿真的基礎上加入時延文件(.sdf)的仿真就是時序仿真,比較真實地反映了邏輯的時延與功能.綜合考慮電路的路徑延遲與門延遲的影響，驗證電路能否在一定時序條件下滿足設計構想的過程，是否存在時序違6仿真4.1.2 基

6、本仿真步驟建立工作庫/建立資源庫編譯源代碼啟動仿真器執(zhí)行仿真4.1.2 基本仿真步驟4.1.3 各個界面介紹ModelSim仿真軟件在默認條件下提供了主窗口、結構窗口、源程序窗口、信號窗口、進程窗口、變量窗口、 數(shù)據(jù)流窗口、 波形窗口、 存儲器窗口、 列表窗口等 11 種不同的用戶窗口。4.1.3 各個界面介紹主窗口 主窗口在ModelSim啟動時直接打開的，是所有其他窗口運行的基礎。通常情況下主窗口分為工作區(qū)和腳本區(qū)（也叫命令控制臺）兩個部分，通過工作區(qū)可以很方便地對當前的工程的工作庫以及所有打開的數(shù)據(jù)集合等進行控制，通過命令控制臺可以在 ModelSim的提示符下輸入所有 ModelSim

7、命令，并且可將命令執(zhí)行結果反饋回來，便于實時掌握運行情況。主窗口的典型形式如所示。 主窗口工作區(qū)腳本區(qū)命令輸入工作區(qū)腳本區(qū)命令輸入數(shù)據(jù)流窗口 數(shù)據(jù)流窗口（Dataflow）是一般仿真軟件都提供的一個通用窗口，通過該窗口可以跟蹤設計中的物理連接，跟蹤設計中事件的傳播，也可以用來跟蹤寄存器、網線和進程，極大地豐富了調試方法。數(shù)據(jù)流窗口中可以顯示進程（可以是 Verilog 的一個模塊） 、信號、網線和寄存器等，也可以顯示設計中的內部連接。窗口中有一個內置的符號表，映射了所有的 Verilog基本門，例如與門、非門等，這些符號可以在數(shù)據(jù)流窗口中顯示。其他的 Verilog 基本組件可以使用模塊或者用

8、戶定義的符號在數(shù)據(jù)流窗口中顯示。 數(shù)據(jù)流窗口 數(shù)據(jù)流窗口中的符號都使用了類似#ASSIGN#23#2、#ALWAY#56或module_name等信息進行說明，其中第一個#說明了這個符號的語句，第二個#后面緊跟了產生這個符號的語句所在的源文件中的行號，第三個#說明了這個語句在源文件中屬于當前行的第幾個語句。 數(shù)據(jù)流窗口中的符號都使用了類似#ASSIGN#23#2、列表窗口 列表窗口使用表格的形式顯示仿真的結果。窗口被分為兩個可調整的部分，右邊為信號列表，左邊為仿真時間以及仿真的Delta時間。同時可以從主窗口中創(chuàng)建列表窗口的第二個副本，兩個列表窗口可以進行不同的設置，便于仿真結果的比較，同時也

9、可以在波形比較時對相應得數(shù)據(jù)進行列表對比。列表窗口 源文件窗口 源文件窗口主要用來顯示和編輯 HDL 源文件代碼。ModelSim 源文件窗口是一個很優(yōu)秀的硬件描述語言編輯工具，在這個窗口中可以顯示文件的行號，同時可以使用“新建”按鈕打開語言模板來方便源代碼的編寫，語言模板會根據(jù)編寫的源文件的類型自動調整。源文件窗口 波形窗口 就像列表窗口可以用來查看仿真結果一樣，波形窗口也可以用來顯示仿真波形，并且比列表窗口更直觀，所以波形窗口是最常用的仿真窗口之一。波形窗口一般分為 3 個不同區(qū)域，分別用來顯示信號名稱以及路徑，光標所在位置信號的當前值、波形等。波形窗口 4.1.4 ModelSim調試功

10、能在波形窗口中監(jiān)視信號，查看仿真的波形改變當前目錄到要變異的文件所在的目錄建立工作庫并編譯相關源文件加載設計的激勵文件向波形窗口中添加項目，即要監(jiān)視的信號縮放波形顯示在波形窗口中使用光標保存波形窗口格式4.1.4 ModelSim調試功能4.1.4 ModelSim調試功能使用斷點、斷點設置方法在源文件窗口中打開要調試的源文件，找到要設置斷點的地方在要設置斷點的行的紅色行號后面單擊鼠標左鍵，行號后出現(xiàn)的紅色圓圈表示斷點設置成功。當仿真被斷點停止后可以查看信號當前值在信號窗口中查看各個信號的當前值在源程序窗口中，將光標懸停在需要查看的信號上，會出現(xiàn)一個注釋說明信號當前值可以通過主窗口命令臺中使用

11、examine查看4.1.4 ModelSim調試功能184.1.5功能仿真功能仿真需要的文件1設計HDL源代碼：可以使VHDL語言或Verilog語言。2測試激勵代碼：根據(jù)設計要求輸入/輸出的激勵程序3仿真模型/庫：根據(jù)設計內調用的器件供應商提供的模塊而定，如：FIFO、ADD_SUB等 仿真步驟 以2選1多路器為例給出詳細步驟1.啟動modelsim軟件先在c盤建立文件夾count4,在modelsim中選擇File - Change Directory,在彈出的Choose folder對話框中設置目錄路徑為c:/XXXX2.建立工程在modelsim中建立project,選擇File

12、-New -Project.在Project Name欄中填寫你的項目名字，建議和你的頂層文件名字一致。Project Location是你的工作目錄，你可通過Brose按鈕來選擇或改變。Ddfault Library Name可以采用工具默認的work。Workspace窗口的library中就會出現(xiàn)work庫. 184.1.5功能仿真功能仿真需要的文件1919203.為工程添加文件工程建立后,選擇Add Exsiting File后，根據(jù)相應提示將文件加到該Project中203.為工程添加文件2121224.編譯文件編譯（包括源代碼和庫文件的編譯）。編譯可點擊ComlileComlile

13、 All來完成。 5.裝載文件(1)雙擊libray 中work中的t裝載(2)點擊simulate start simulation按右圖設置,點擊ok224.編譯文件5.裝載文件236.開始仿真點擊workspace下的sim,點擊count_tp,選擇add add to wave然后點run all,開始仿真236.開始仿真247.退出仿真在仿真調試完成后退出仿真,在主窗口中選擇simulate end simulation247.退出仿真25補充:(1)也可以不加testbench,仿真步驟跟前面相似, 裝載文件時雙擊muxtop在sim中點擊muxtop,add add to wa

14、ve對輸入信號sel、a、b編輯測試波形點擊run -all25補充:點擊run -all26(2)我們可以在modelsim內直接編寫TestbenchModelsim提供了很多Testbench模板，我們直接拿過來用可以減少工作量。點View-Source-Show Language Templates然后會出現(xiàn)一個加載工程，接著你會發(fā)現(xiàn)在剛才的文檔編輯窗口左邊出現(xiàn)了一個Language Templates窗口26(2)我們可以在modelsim內直接編寫Testben 展開Verilog項，雙擊Creat Testbench會出現(xiàn)一個創(chuàng)建向導選擇Specify Design Unit工作

15、庫下的目標文件，點Next可以指定Testbench的名稱以及要編譯到的庫等，此處我們使用默認設置直接點Finish。這時在Testbench內會出現(xiàn)對目標文件的各個端口的定義還有調用函數(shù) 接下來，設計者可以自己往Testbench內添加內容了，然后保存為.v格式即可。按照前面的方法把Testbench文件也編譯到工作庫中. 展開Verilog項，雙擊Creat Tes4.1.6 門級仿真和時序仿真 仿真需要的文件 1綜合布局布線生成的網表文件2測試激勵3元件庫Altera仿真庫的位置為X:alteraquartus80edasim_lib4時序仿真的話，還需要具有時延時延信息的反標文件（sd

16、f）門級仿真有兩種方法(1)工程編譯成功后自動啟動Modelsim運行門級仿真(2)先在quartus中生成網表文件和時延文件,然后調用modelsim進行仿真工程編譯成功后自動啟動Modelsim運行門級仿真1.Quartus中設置仿真工具打開quartus,建立工程,選擇Assignments | EDA Tool Settings，選擇左欄的“Simulation”,設置如下:4.1.6 門級仿真和時序仿真 基于ModelSim的仿真課件然后，我們單擊下方的“More Settings”按鈕，彈出“More Settings”對話框.這種門級仿真的testbench有兩種方法生成(1)自

17、己手動編寫testbench t.v然后點擊quartus的start compilation ,開始編譯,我們會發(fā)現(xiàn)QuartusII 狀態(tài)欄多出兩項“EDA Netlist Writer”和“EDA Simulation Tool”然后，我們單擊下方的“More Settings”按鈕，彈出在modelsim中我們可以看到,modelsim自動把仿真所需要元件庫庫文件加了進來,不用我們手動加入,同時仿真結果也出來了.退出ModelSim 后，QuartusII 才完成全部編譯運行ModelSim 后會彈出“Finish Vsim”對話框，單擊“否”在modelsim中我們可以看到,mode

18、lsim自動把仿真基于ModelSim的仿真課件基于ModelSim的仿真課件(2)利用quartus II生成testbench文件在quartus II界面選擇FileNew,新建一個波形文件,編輯仿真信號的激勵源,最后保存帶有激勵信號的波形文件.轉換:Quartus II提供了把.vwf文件轉換成.vt的功能,選擇主菜單File Export,可以保存為.vt或者.v文件,對仿真沒有影響(2)利用quartus II生成testbench文件轉換先在quartus中生成網表文件和時延文件,然后調用modelsim進行仿真Quartus II 中設置仿真工具,more settings 也

19、不用設置先在quartus中生成網表文件和時延文件,然后調用mode設置完后,成功編譯,quartus II會自動在當前project目錄下生成一個simulation目錄,在該目錄下有一個Modelsim的文件夾,此文件夾下有仿真所需要的網表文件及延時反標文件.如果使用vhdl語言,則網表文件是.vho,反標文件是.sdo;如果使用verilog語言,則網表文件是.vo,sdf文件也是.sdo.這個時候的testbench最好是自己手動編寫的,這里是t.vModelsim后仿真主要步驟建立庫并映射庫到物理目錄；編譯Testbench；執(zhí)行仿真。 設置完后,成功編譯,quartus II會自動

20、在當前proj建立庫仿真庫是存儲已編譯設計單元的目錄，modelsim中有兩類仿真庫，一種是工作庫，默認的庫名為work,另一種是資源庫。Work庫下包含當前工程下所有已經編譯過的文件。所以編譯前一定要建一個work庫，而且只能建一個work庫。資源庫存放work庫中已經編譯文件所要調用的資源，這樣的資源可能有很多，它們被放在不同的資源庫內.映射庫用于將已經預編譯好的文件所在的目錄映射為一個modelsim可識別的庫，庫內的文件應該是已經編譯過的，在Workspace窗口內展開該庫應該能看見這些文件，如果是沒有編譯過的文件在庫內是看不見的。在Modelsim中加入Quartus的仿真庫有兩種方

21、法:1.自己新建一個庫,用來存放仿真需要調用的仿真文件2.把Altera的器件加到了work這個library里 建立庫利用方法1進行后仿真1.在modelsim中建立project與功能仿真相似,建立工程muxtop,并加入文件muxtop.vo,t.v,庫文件cycloneii_atoms.v,此時就不需要源代碼文件了.在成功建立Project后，Modelsim會增加一個頁面，點擊Modelsim左下角的Library 點擊FileNewLibrary。在在Library Name中輸入庫名，該名應和Altera的庫名保持一致。這里取名為cycloneii 利用方法1進行后仿真所需編譯的

22、庫因所用HDL語言的不同而不同。假設用tratix器件，對Verilog語言，則需編譯STRATIX_ATOMS.文件。對VHDL，所要編譯的庫文件為STRATIX_ATOMS.VHD和STRATIX_ATOMS_COMPONENTS.VHD；2.編譯庫文件和網表完成以上進程后,點擊workspace下方的project,選擇cycloneii_atoms.v,設置其屬性如下然后對cycloneii_atoms.v單獨編譯,編譯后可看到cycloneii庫里有很很多文件,這些都是仿真是要用到的所需編譯的庫因所用HDL語言的不同而不同。假設用trati基于ModelSim的仿真課件然后分別編譯m

23、uxtop.vo,t.v3.仿真準備已經準備了仿真所需要的所有的文件.選擇simulatestart simulation.單擊libraries標簽,單擊add按紐,將剛才建立的cycloneii加入然后分別編譯muxtop.vo,t.v在design標簽欄中做如下設置在design標簽欄中做如下設置如果是對時序仿真,還要加入sdf文件,單擊sdf,再單擊add,將生成的.sdo文件找到，加入.sdo文件后,做如下設置:在Apply to Region框內填入反標文件所對應的模塊。Count_tp為測試激勵程序，mycount為被仿真的模塊在激勵程序中的例化名字。單擊ok將sdf文件加入，然

24、后單擊load，就可已開始仿真了。 如果是對時序仿真,還要加入sdf文件,單擊sdf,再單擊ad基于ModelSim的仿真課件利用方法2進行后仿真把Altera的器件加到了work這個library里把需要的altera仿真庫拷貝到你要編譯的文件所在的文件夾里。先編譯這個文件，等于是把Altera的器件加到了work這個library里。然后再在library下編譯你要用的文件就可以了。這樣方便些,也不用建立新庫了。利用方法2進行后仿真如何仿真altera中的megacore呢?跟上面所講的仿真沒什么差別仿真megacore在時,一般要用到altera仿真庫中的220model.v 和alte

25、ra_mf.v 以fifo為例:用MEGA生成一個FIFO.V并添加到modelsim工程中必須為FIFO.V添加支撐文件(這幾個問題建要比FIFO.V先編譯),位于 .alteraquartus80edasim_lib要添加的文件如下:220model.v altera_mf.vcycloneii_atoms.v (這個是根據(jù)你altera的Fpga器件決定 )詳細操作步驟可見文檔PLL在MODELSIM SE中的仿真步驟 如何仿真altera中的megacore呢?利用modelsim進行系統(tǒng)仿真 以LED 實驗為例在quartus中建立工程,在sopc builder中建立系統(tǒng),如下:利

26、用modelsim進行系統(tǒng)仿真 以LED 實驗為例點擊generate前設置modelsim路徑,然后generate選擇“File | SOPC Builder Setup”選擇ModelSim 安裝目錄下的“Win32”文件點擊generate前設置modelsim路徑,然后gene單擊“Run Nios II IDE”按鈕運行NiosII IDE新建工程,源代碼如下#include system.h#include altera_avalon_pio_regs.h#include alt_types.hint main (void) _attribute_ (weak, alias (alt_main);int alt_main (void) alt_u8 led = 0 x2; alt_u8 dir = 0; volatile int pio_led_data=0; volatil