Multisim7快速入門第10章

笛…,、一第0章在數(shù)字電路設計中的應用數(shù)字電路在工程上得到廣泛應用，數(shù)字電路的設計是學習的難點和重點。本章主要通過Multisim7在數(shù)字電路設計中的一些典型應用，深入理解數(shù)字電路的基本理論，掌握數(shù)字電路測試和仿真的常用方法，為真實電路設計和調(diào)試奠定基礎。101組合邏輯電路仿真實例數(shù)字電路分為組合邏輯電路和時序邏輯電路兩大類。組合邏輯電路指任何時刻電路的輸出值僅取決于各輸入變量取值的某種組合，其特點如下：功能與時間因數(shù)無關；無記憶元件，沒有記憶能力；無反饋支路，輸出為輸入的單值函數(shù)；本節(jié)就一些典型的組合邏輯電路的工作原理和應用通Multisim7進行仿真分析，以了解組合邏輯電路的工作原理和仿真分析方法。1°.L1譯碼器原理及應用仿真譯碼器是在數(shù)字組合邏輯電路設計中廣泛使用的元件，把一組二進制代碼翻譯成特定的信號。如常用的地址譯碼器，就是通過譯碼器把計算機地址總線翻譯成各個端口地址，計算機才能知道讀寫哪個地址端口。本節(jié)通過對譯碼器的仿真分析，了解譯碼器工作原理和使用方法。表10-1138譯碼器真值表輸入輸出G1G2A+G2BCBAYnY.y2YY.YYfi0XXXX012345617X1XXX1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110

1?138譯碼器原理首先建立如圖10-1所示譯碼器電路，該電路有一塊集成138譯碼芯片，其邏輯符號如圖10-1中的U1所示。其中A,B,C是輸入端，G1,G2A,G2B是控制端，只有當G1為高電平，G2A、G2B為低電平時，譯碼器才工作。Y0-Y7是輸出端，外接小燈泡X1-X7，燈泡亮表示輸出為高電平，熄滅表示為低電平，根據(jù)輸入的信號不同，不同的小燈泡熄滅。其輸入輸出關系見138譯碼器的真值表10-1所示。當A，B，C為不同的值時，Y0-Y7對應引腳為低電平，小燈泡熄滅，其余引腳為高電平繼續(xù)亮，即每次只能熄滅一個燈泡。下面通過仿真來驗證該譯碼器的真值表，操作步驟如下：CD3CD3J- &AY0日Y1CY2Y3Y4G1Y5-G2AY6-G2BY7圖10-1138譯碼器電路（1） 在圖10-1中的G2A、GS2B為低電平，G1為高電平，根據(jù)真值表該電路能夠工作，在圖10-1中所示狀態(tài)下，A=0，B=0，C=0，Y0應為低，其所連接燈泡熄滅，其余引腳為高，所連接燈泡亮。（2） 激活該電路，燈泡X1熄滅。現(xiàn)令A=1，B=0，C=0，即把開關J1打到高電平，發(fā)現(xiàn)燈泡X2熄滅，說明Y1為低電平，和真值表吻合。同理，根據(jù)真值表，不同的A、B、C輸入對應的輸出就會為低，燈泡會熄滅。（3） 把開關D打到低電平，所有燈泡全亮；開關E，F(xiàn)任何一個打到高電平，燈泡都全亮。2.138譯碼器構成一位全加器下面把138譯碼器組把成一位全加器（如圖8-2所示），實現(xiàn)兩個二進制數(shù)的相加。全加器真值表如表10-2所示，其中A，B為兩個加數(shù)，C為低位產(chǎn)生的進位，S為和，CO為A，B，C相加產(chǎn)生的進位。當C有進位時，A，B又產(chǎn)生進位，則C就向CO進位。布爾方程為：S=A?B?C表示當三個輸入相同時為0，不同為1。%=A?B+B?C+A?C表示輸入三個數(shù)中至少有兩個為1時就有進位。

根據(jù)全加器真值表10-2，在S輸出項有1、2、4、7項不為0，有S=m(1,2,4,7)=YYYY，同理在G輸出項有3、5、6、7項不為0，則有S=YYYY。1247 O 3567因此，在138譯碼器輸出端接74LS20(4與非門)實現(xiàn)全加器功能111AYOBY1CY2￥3Y4'31￥5~G2A￥6111AYOBY1CY2￥3Y4'31￥5~G2A￥6~G2BY7圖10-2138譯碼器構成的一位全加器電路創(chuàng)建該全加器電路如圖10-2所示，此處用字信號發(fā)生器來模擬輸入的數(shù)字信號輸入和輸出都接上小燈泡便于觀察高低電平變化，138譯碼器的G1端接高電平，G2A、G2B端接地。在圖10-2中X1燈泡對應的是求和端S，燈泡X2對應的是進位端CO。下面對該電路功能進行仿真驗證，具體步驟如下：(1)雙擊圖中字信號發(fā)生器圖標彈出如圖10-3所示的對話框，設置輸出頻率為1kHz,16進制，觸發(fā)方式選擇內(nèi)觸發(fā)，采用單步輸出。

（2）單擊圖10-3中“Set”按鈕，彈出如圖10-4所示的對話框，設置為UPCounter（向上計數(shù)），BufferSize大小為7，初始值為00000000,表示從初始值開始按逐個加一遞增的方式產(chǎn)生7個不同的數(shù)。單擊Accept圖10-3信號發(fā)生器主面板設置 圖10-4字信號發(fā)生器輸出長度設置（3）激活電路，觀察結果，每點擊一次Step，表示產(chǎn)生一組二進制數(shù)，從字信號發(fā)生器的右側地址欄可看出，當前產(chǎn)生脈沖為00000004（16進制數(shù)），表示A=0，B=0，C=1，對應真值表10-2的值S=1，CO=0，從下圖10-5中可看出X1燈泡亮，而X2熄滅，和真值表10-2結果吻合，再單擊Step”按鈕，會看到X1燈泡熄滅，而X2亮?？疍DDDDDDD-00000001000000020000000300000004圖10-5一位全加器電路輸出結果00000005刊DDDDDDDD-00000001000000020000000300000004圖10-5一位全加器電路輸出結果00000005± 0000000674LS20N10.1.2加法器和比較器仿真分析1?加法器前面已經(jīng)用138譯碼器創(chuàng)建了一位二進制全加器，下面使用組合邏輯門電路來創(chuàng)建。由前面的全加器真值表10-2和布爾方程為可知，要用門電路實現(xiàn)，需要兩個異或門實現(xiàn)求和端S的功能，三個與門實現(xiàn)進位張。的功能。從CMOS元件庫里面選出所需要元件，

創(chuàng)建電路如圖10-6所示。該電路的信號輸入端④、B、C接邏輯轉換儀的輸入端，輸出端CO接邏輯轉換儀的輸出端（邏輯轉換儀最右邊一個端子）XLC1B?4HC0SD4VA圖XLC1B?4HC0SD4VA圖10-6門電路構成的一位全加器電路仿真分析步驟如下：（1）雙擊圖10-6中邏輯轉換儀,再單擊k，Q f曰Tl”圖標（該圖標表示從邏輯門轉換成真值表），則該邏輯門電路轉換成真值表，得到進位端。真值表如圖10-7所示，該真值表和全加器真值表10-2中CO的值完全吻合，說明該電路實現(xiàn)了全加器進位功能。圖10-7門電路構成的一位全加器進位揮0的真值表（2）把邏輯轉換儀的輸出端接到圖 10-6中的S端，再單擊“邏輯轉換儀”（（qf斥?。﹫D標，得到S的真值表如圖10-8所示，和全加器真值表10-2中S的結果一致，說明該電路實現(xiàn)了全加器求和功能。

圖10-8圖10-8門電路構成的一位全加器求和淞的真值表（3）單擊“邏輯轉換儀”（可與盤1FAIB|）圖標（該圖標表示從真值表到最簡表達式），則把真值表轉換成最簡單表達式，如圖0-9中最下面一行所示。該表達式實際上就是A，B，C相異或的表達式。讀者可把邏輯轉換儀輸出接到tO端，驗證得到的最簡表達式是否和前面的給出的全加器CO邏輯表達式一致。圖10-9圖10-9門電路構成的一位全加器最簡表達式B=1)，則寸AB=1B=1)，則寸AB=1A=B(A=1、B=1或A=0、B=0)，則有A?B=1A>B(A=1、B=0)，則有AB=1Y(A<B〉 Y(A=B)Y(A>B)2?比較器門電路組成的一位數(shù)值比較器有三種可能性其真值表如表10-3所示，布爾表達式為:A<B(A=0?A<B(A=0表10-3比較器真值表

00010011001000111010根據(jù)布爾表達式，創(chuàng)建一位比較器電路如圖0-10所示。圖10-10一位比較器電路仿真分析步驟如下：（1）首先查看Y（A〈B〉的輸出結果雙擊圖中邏輯轉換儀再單擊f頊7|”圖標，則電路轉換成真值表，得到真值表如1S-11所示，單擊 5耳1「煙|”圖標，得到最簡邏輯表達式，結果如卸-11中最后一行，該真值表和邏輯表達式和前面分析一致。圖10-11一位比較器電路邏輯轉換儀分析Y（A〈B〉端輸出結果（2）分別把邏輯轉換儀輸出接到Y（A=B）和Y（A>B）端，再查看真值表和邏輯表達式，得到結果如圖10-12和10-13所示，和前面得到的邏輯表達式和表0-3對應的輸出結果一致。

LogicConverter-XLC10LILI0LI10LI20LI30011LI1U11LILI1Conversions=r>AlBA|BA|BOut(*,NAMLogicConverter-XLC10LILI0LI10LI20LI30011LI1U11LILI1Conversions=r>AlBA|BA|BOut(*,NAM口圖10-13邏輯轉換儀分析Y（A>B）端輸出結果圖10-12邏輯轉換儀分析Y（A=B）端輸出結果102時序邏輯電路仿真實例數(shù)字系統(tǒng)除了包括組合邏輯電路外，還有時序邏輯電路。時序邏輯電路的輸出狀態(tài)不僅和輸入有關，還與系統(tǒng)原先的狀態(tài)有關。時序邏輯電路常用的基本單元和電路是觸發(fā)器和計數(shù)器，本節(jié)就以一些典型的計數(shù)器和觸發(fā)器的工作原理和應用通iMultisim?進行仿真分析，以了解時序邏輯電路的原理和仿真設計方法。10.2.1計數(shù)器設計與仿真計數(shù)器在數(shù)字電路設計中得到廣泛應用，是構成時序邏輯電路的基本電路。包括二進制、10進制、24進制和60進制等，下面通過一些典型應用說明計數(shù)器的工作原理和設計方法。1?十進制計數(shù)器設計常用的集成10進制同步計數(shù)器有74HC162（同步清零），74HC160（異步清零），集成二進制四位計數(shù)器為74HC161（異步清零），74HC163（同步清零）。它們依靠時鐘脈沖的上升沿觸發(fā)，其中A，B，C，D為預先設置的初始值，當LOAD端為低時，初始值有效。CLR為清零端，低電平有效°RCO為進位端，當輸出全為1時，RCO為高電平。下面采用74HC162來創(chuàng)建一個10進制同步計數(shù)器，該芯片邏輯符號如圖10-14中U1所示。從CMOS庫里找到該元件，并把外圍電路搭建好，得到如圖0-14所示電路，令A=B=C=D=Q表示從零開始計數(shù)，用函數(shù)發(fā)生器產(chǎn)生100Hz，5V的脈沖來模擬時鐘脈沖，用一個與非門產(chǎn)生進位脈沖，當QaQbQcQd=1001（10進制數(shù)為9）時，Qa=1，Qd=1通過與非門后變?yōu)?，從而使LOAD端為低，把初始值0000又重新置入，計數(shù)器又從零開始計數(shù)。激活電路，觀察到數(shù)碼管從0-9間循環(huán)顯示。改變與非門U2A的輸入可構置其他進制的計數(shù)器。

圖10-1410圖10-1410進制同步計數(shù)器2.60進制計數(shù)器設計下面通過一塊7490集成計數(shù)器芯片構建一60進制計數(shù)器，創(chuàng)建電路如圖10-15所示。DCD_HEXAECDQQQQDCD_HEXAECDQQQQ圖10-1560進制計數(shù)器該芯片是二-五-十進制異步計數(shù)器芯片，其邏輯符號如圖中U1和U2所示，其中INA是時鐘脈沖輸入端，與QA組成二進制計數(shù)器。INB也是時鐘脈沖輸入端，與QAQBQCQD組成五進制計數(shù)器°R01、R02是異步清零控制端，高電平有效°R91、R92是置位端，如同為高電平則把初始值置9。60進制計數(shù)器應包括兩個數(shù)碼管顯示:一個顯示個位（左邊數(shù)碼管），一個顯示10位（右邊數(shù)碼管）。個位是十進制計數(shù)器，10位為六進制計數(shù)器，因此用兩片7490實現(xiàn)60進制計數(shù)器功能。圖10-15中U1的接法實現(xiàn)的是一個十進制計數(shù)器，因為QA和INA可組成二進制計數(shù)器，而INB和QAQBQCQD可組成五進制計數(shù)器，把兩個計數(shù)器串聯(lián)實現(xiàn)一個十進制計數(shù)器功能。因此圖10-15中把U1的QA和INB連在一起，當U1計數(shù)到達10從而時，QD為高，從而產(chǎn)生進位脈沖輸入至叮2的INA端，實現(xiàn)了逢十進一功能。U2實現(xiàn)的是六進制計數(shù)器功能，當QAQBQCQD=0110（十進制數(shù)為6）時，通過與門U3A后輸出為1,這時U1和U2的R01和R02同為高，同時置零，重新開始從0計數(shù)。啟動仿真開關后，左邊數(shù)碼管從）-9循環(huán)顯示，逢十進位到右邊數(shù)碼管，右邊數(shù)碼管顯示十位，當達到60時，數(shù)碼管又從零開始顯示，實現(xiàn)了六十進制計數(shù)器功能。3-24進制計數(shù)器設計24進制計數(shù)器設計和60進制計數(shù)器設計類似，創(chuàng)建24進制計數(shù)器電路如圖10-16所示。分別用兩個數(shù)碼管顯示，一個顯示個位，一個顯殂0位。個位是十進制計數(shù)器，10位為二進制計數(shù)器，因此用兩片7490實現(xiàn)。圖中U1的接法實現(xiàn)的是一個十進制計數(shù)器，U2的接法實現(xiàn)的是二進制計數(shù)器。當計數(shù)到24時，開始清零并重新計數(shù)。其中“4”對應于U1的QC=1，即0100（10進制數(shù)為4），“2”對應于U2的QB=1，即0010（10進制數(shù)為2），當這兩個端子同為1時，說明計數(shù)到了24，使U1和U2的R01和R02同為高，同時置零重新開始計數(shù)。圖10-1624進制計數(shù)器啟動電路，看到左邊數(shù)碼管從0-9循環(huán)顯示，右邊從0-2顯示，當達到24時，數(shù)碼管又從零開始計數(shù)。調(diào)整函數(shù)信號發(fā)生器輸出頻率可以改變數(shù)碼管顯示速度。10.2.2分頻器設計與仿真分頻器的作用是改變時鐘脈沖的頻率，當需要某個特定的時鐘頻率時，往往采用分頻器來實現(xiàn)。分頻電路實際上是計數(shù)器，如果要使用10分頻，那就需要十進制計數(shù)器，二分頻就需要二進制計數(shù)器下面通過10分頻和二分頻電路為例來說明分頻電路的仿真和設計方法。10分頻電路首先創(chuàng)建10分頻電路如圖10-17所示，該電路是由三個10進制計數(shù)器構成，當U1計數(shù)到10時，QD產(chǎn)生輸出脈沖，其頻率和輸入信號頻率相差0倍，再通過輸入到U2，

U2的QD端輸出脈沖頻率比輸入又減少10倍，再連到U3，再降低10倍，因此該電路最終可實現(xiàn)1/1000分頻。下面通過仿真來驗證分析結果，分析步驟如下：圖10-1710分頻電路將圖10-17中三路輸出信號接到邏輯分析儀的輸入端，雙擊邏輯分析儀，彈出如圖10-18所示對話框，對邏輯分析儀參數(shù)進行設置如下：圖10-18邏輯分析儀參數(shù)設置輸入時鐘設置區(qū)：Clock/Div設置顯示每格脈沖個數(shù)，此處設置5個，單擊“Set”按鈕，將彈出如圖10-19所示對話框，設置為內(nèi)觸發(fā)，頻率10kHz，觸發(fā)前采樣100個點，其它保持默認設置，單擊Accept”按鈕。觸發(fā)設置區(qū)：單擊Trigger區(qū)的“Set”按鈕，彈出如圖10-20所示對話框，此處設置為上升沿觸發(fā)。其他保持默認，單擊Accept”按鈕。圖10-19邏輯分析儀時鐘設置 圖10-20邏輯分析儀觸發(fā)設置啟動仿真開關，雙擊邏輯分析儀圖標，得到如圖0-21所示波形，從圖10-21中可看出，輸入時鐘脈沖位于面板最下部，10分頻器U1、U2和U3的三個輸出端位于面板上部，第一個分頻器U1輸出為節(jié)點4,其頻率和時鐘頻率相差10倍。由于U2和U3的輸出頻率太低，不容易看到，可以調(diào)整面板上白Clock/Div（每格顯示時鐘脈沖個數(shù)）欄設置，可觀察到每級都實現(xiàn)了10分頻，三級串聯(lián)實現(xiàn)了1/1000分頻。圖10-21圖10-2110分頻器邏輯分析儀輸出結果2.二分頻電路下面采用74HC160實現(xiàn)二分頻，創(chuàng)建電路如圖10-22所示，該電路實際上是一個四位二進制計數(shù)器，每輸入一個時鐘脈沖，記數(shù)一次，輸入時鐘頻率和QA、AB、QC，QD的頻率依次相差2倍。

QAE； QBQAE； QBC QCD QDENP P.COEMT■'■CLP.CLE圖10-22二分頻電路啟動電路，雙擊邏輯分析儀，得到結果如圖0-23所示，圖10-23中2、6、7、8對應圖10-22中的輸出節(jié)點，從波形可看出，輸入時鐘和QA、QB、QC、QD頻率依次相差兩倍。因此利用該電路可得至2的倍數(shù)分頻，如果想要更大倍數(shù)分頻，可采用多片74HC160級連。rrrrrrrrrrrrTam5Tom6Torn/FTam.9rrrrrrrrrrrrTam5Tom6Torn/FTam.9TornIQTom.]]Tam.12Tam.13Tom.[4TtmLSTamIfiC1O.±M ~LJ__LJ_cma■:_QgTrigg皿 ； ； ； ； ：Time(S)39.400m39.600m39.800m40.000m40.200m40.400m.I.I.I.I.〔二:滋二3Reset1T1置冒T2-T1DDDODDDOClocks/Div11Set…|Set...|ExternalQualifierQualifierrReverse|rr圖10-23二分頻器邏輯分析儀器輸出結果10.2.3觸發(fā)器原理及仿真分析觸發(fā)器是構成時序邏輯電路的基本元件，能夠存儲一位二進制信息，因此，觸發(fā)器的輸出狀態(tài)不僅和輸入有關，而且和電路原來的狀態(tài)有關。觸發(fā)器按其穩(wěn)定工作狀態(tài)可分為雙穩(wěn)態(tài)觸發(fā)器，單穩(wěn)態(tài)觸發(fā)器和無穩(wěn)態(tài)觸發(fā)器（也稱多諧振蕩器）雙穩(wěn)態(tài)觸發(fā)器按其邏輯功能可分為RS觸器發(fā)、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器等。下面對其中兩種基本的觸發(fā)器的工作原理、邏輯功能及應用進行仿真分析。1?RS觸發(fā)器原理及應用1） 工作原理基本RS觸發(fā)器是由兩個與非門交叉連接而成的其邏輯符號電路如圖10-24所示，Q是輸出端，觸發(fā)器的狀態(tài)是由Q的狀態(tài)決定的。其中S為直接置1端，R是直接復0端，都是低電平有效。 . 1該觸發(fā)器有如下功能： S Q可置“1”：當S=0、R=1時，觸發(fā)器輸出Q=1。?可置“0”：當S=1、R=0，觸發(fā)器Q=0。 t]rJ—q能記憶：當S=R=1時，觸發(fā)器狀態(tài)不變，即原有狀態(tài)被存儲起來。 圖10-24基本RS觸發(fā)器有不定態(tài)：當S=R=0時，觸發(fā)器狀態(tài)為不定狀態(tài)。2） RS觸發(fā)器構成消陡動單脈沖發(fā)生器創(chuàng)建電路如圖10-25所示，RS觸發(fā)器與機械開關構成的消陡動單脈沖發(fā)生器，RS觸發(fā)器由兩個與非門構成，當開關J2在5V與地間來回通斷，在$端會形成脈沖，但是由于一般的機械開關會因為彈性回跳，在J2與觸點間形成若即若離的抖動狀態(tài)，相當于產(chǎn)生多個負脈沖，因此直接用機械開關產(chǎn)生脈沖會形成抖動產(chǎn)生毛刺。下面Multisim7里面模擬觸發(fā)器消除尖脈沖的原理。圖10-25RS觸發(fā)器構成消陡動單脈沖發(fā)生器仿真步驟如下：（1）啟動仿真開關，反復按下鍵盤，B鍵（即令開關J1、J2同時動作），得到S端和Q端輸出波形如圖10-26所示。

圖10-26RS觸發(fā)器構成消陡動單脈沖發(fā)生器輸出波形（2）為了模擬機械開關抖動情況，把示波器時基調(diào)到0mS/Div。當從圖10-25中所示開關位置同時按下鍵盤A】、【B】鍵后，反復快速按下鍵盤B】鍵（模擬機械開關抖動），并再次同時反復按下鍵盤A】、【B】鍵，得到波形如圖10-27所示，圖10-27中的尖脈沖模擬機械開關抖動，從波形可看出盡管輸費端出現(xiàn)很多尖脈沖，但輸出Q端沒有出現(xiàn)。因為有了日、觸發(fā)器，當開關J1，J2首次撥動時，狀態(tài)從圖10-25中所示位置S=1，R=0轉到S=0，R=1，使Q從0到1，以后盡管開關J2反復撥動（模擬機械開關彈性回跳），使S在0、1間跳動，但是因為R=1，所以Q狀態(tài)不變。圖10-27消陡動單脈沖發(fā)生器，端抖動的輸出波形（3）同理模擬Q從1到0，R的抖動對Q的影響，把示波器B通道接到R端，將開關J1，J2設置成如圖10-28中所示位置R=1，S=0。

圖10-28RS觸發(fā)器構成消陡動單脈沖發(fā)生器Q=1)啟動仿真開關，按下鍵盤B鍵，此時S=1,R=1,輸出端Q的波形不會變化，反復按下【A】鍵(模擬機械開關觸點抖動)，此時R端波形會出現(xiàn)許多尖脈沖，然后反復同時按下鍵盤【A】、【B】鍵，使R端和S端在0、1間變化，從而使輸出端Q翻轉，得到波形如圖10-29所示，從該圖中可看出，盡管日端有尖脈沖，但是因為此時S=1，故Q端保持不變。因此RS觸發(fā)器具有消除抖動作用。圖10-29消陡動單脈沖發(fā)生器R端抖動的輸出波形D觸發(fā)器原理及應用1)D觸發(fā)器基本原理D觸發(fā)器具有保持功能，在時鐘上升沿到來之前維持前面狀態(tài)，上升沿到來之后隨著D變。其邏輯符號如圖10-30中U1A所示，4端為置1端，D為信號輸入端，3端為時鐘輸入，1端為清零端。74LS74D圖10-30D觸發(fā)器電路下面通過仿真來說明D觸發(fā)器的功能。仿真操作步驟如下：（1） 首先建立電路如圖10-30所示，將集成D觸發(fā)器74LS74的4、1端接低電平，使其工作，將開關J2接高電平，此時D端信號為高電平。（2） 將邏輯分析儀接在D觸發(fā)器的D端和Q端觀察輸入輸出時序。（3） 啟動仿真開關，雙擊邏輯分析儀，用鼠標單擊原理圖中空白處（目的是為了使開關J2能動作），按下鍵盤IB】鍵將開關J2反復通斷，使輸入端D產(chǎn)生脈沖信號，得到波形如圖10-31所示。（4） 邏輯分析儀中2節(jié)點為D端輸入的波形，7節(jié)點為Q端輸出的波形。從波形可看出，當時鐘脈沖上升沿到來時，如果）=1，則Q=1，如果D=0，則Q=0。圖10-31D觸發(fā)器電路輸入輸出時序2）D觸發(fā)器構成的智力搶答器建立智力競賽搶答電路如圖10-32所示，該電路能鑒別出4路數(shù)據(jù)中的第1個到來者，而對隨之而后到來的其他數(shù)據(jù)信號不再傳輸和做出響應。至于哪一位數(shù)據(jù)最先到來，則可從小燈泡的指示看出，該電路主要用于智力競賽搶答器中。

圖10-32智力競賽搶答電路圖10-32所示電路全部由CMOS庫中CMOS4000系列芯片構成，包括四鎖存□型觸發(fā)器4042BD,4輸入端與非門4012BD、或非門4001BT。4042BD的E0端為時鐘輸入端、E1端為極性端、D為輸入端、Q為輸出端，其真值表如表10-4所示。表10-44D觸發(fā)器真值表E0（時鐘）E1（極性端）Q00D上升沿0鎖存11D下降沿1鎖存電路工作時，開關J6斷開，使4042BD的極性端E1處于高電平“1”。E0端電平由D0?D3和復位開關產(chǎn)生的信號決定。復位開關J5閉合時，4001BD的②腳接地為低電平，由于J1?J4均為關斷狀態(tài)，D0?D3均為低電平“0”狀態(tài)，所以。0?Q3為高電平“1”狀態(tài)，時鐘端E0為高電平“1”狀態(tài)，此時D觸發(fā)器輸出為0，燈泡全不亮。當有人搶答時，Q0?Q3中必有一端最先處于高電平'1”狀態(tài)，則Q0?Q3必有一個處于低電平“0”狀態(tài)，使4012BD的輸出腳為高電平1”狀態(tài)，此時由于復位開關J5是閉合的，因此或非門4001BT輸出為低電平，從而迫佃0為低電平“0”狀態(tài)，相當于CP脈沖下降沿的作用，根據(jù)真值表10-4所示，此時輸入的高電平信號被鎖存，對應的小燈泡變亮。電路對以后的信號便不再響應。下面對該電路進行仿真測試，其步驟如下：開關JI?J4全部斷開即輸入全部為低電平，開關J6斷開，令￡1為高電平，復位開關J5閉合，等待輸入信號。啟動仿真，發(fā)現(xiàn)此時燈泡全部不亮，隨便按下JI?J4開關中的一個，發(fā)現(xiàn)對應的燈泡變亮，即該路有人搶答，此時再按下其他開關，對應燈泡不會變亮，說明該電路只能響應最先的一路輸入，實現(xiàn)了搶答功能。燈泡亮后，需要對搶答電路進行復位，使燈泡熄滅(請確認)，以便于下次搶答。此時令JI-J4全部斷開，即輸入全部為0，令開關J6閉合一次后，即令￡1端為0，由于此時E0端也為0，由D觸發(fā)器真值表可知，輸出Q為0，燈泡熄滅，可以開始下次搶答。103555定時器應用電路的設計與仿真555集成定時器屬中規(guī)模集成電路，它將模擬功能和數(shù)字功能結合在一起，外接電阻、電容后，可方便地構成單穩(wěn)、多諧和施密特觸發(fā)器，使用靈活、功能齊全，輸出電流大(100-200mA)，因而在定時、檢測、報警、家用電器、電子玩具和波形產(chǎn)生和變換方面得到了廣泛的應用。555定時器有雙極型和CMOS兩種類型。雙極型定時器具有較大的驅動能力，電源電壓范圍為5-16V；而CMOS定時器具有較低的功耗和較高的輸入電阻，電源電壓范圍為3-18V，負載電流在4mA以下。常用的555定時器如LM555H其邏輯符號如圖10-33中U1所示，其引腳功能如下：管腳1為接地端；管腳2為低電平觸發(fā)輸入端TRI，當輸入電平低于VCC/3或VCO/2時，輸出OUT為高電平；管腳3為輸出端OUT;管腳4為復位端RST。當RST=0時，OUT=0;管腳5為控制電壓輸入端CON;管腳6為高電平觸發(fā)端THR。當該端電平高于2VCO/3時，輸出OUT為低電平;管腳7為放電端DIS(請確認是否正確？？)管腳8接電源VCC;VCO為外接控制電壓輸入，當管腳5接控制電壓VCO時，管腳6的比較電壓為VCO，而管腳2的比較電壓為VCO/2。1。3.1利用555定時器設計波形發(fā)生電路從Mixed庫(混合集成庫)里面找到555定時器LM555,并用示波器和頻率計數(shù)器作

為測量元件，建立如圖10-33所示電路。該電路構成了自激多諧振蕩器，也無穩(wěn)態(tài)觸發(fā)觸發(fā)器(請確認)。該電路毋需外加觸發(fā)脈沖，就能輸出矩形脈沖，因輸出矩形脈沖含有很多高次諧波，因此稱為多諧振蕩器。其中R1和Rw是外接定時電阻，C1是外接定時電容。圖10-33中電阻R1、Rw及電容C1構成充放電回路，當VC1>2VCC/3時，555定時器內(nèi)部三極管導通，電容C1通過電阻Rw放電；當電容C1上電壓VC1<VCC/3時，555定時器內(nèi)部三極管截止，電容開始充電。圖10-33自激多諧振蕩器電路其中低電平脈沖寬度TWL=0.7RwC1，高電平脈沖寬度TWH=0.7(R1+Rw)q，振蕩周期T=0.7(R1+2Rw)C］。下面通過仿真對該電路進行分析，其步驟如下：激活電路，雙擊示波器圖標，得到如圖10-34所示波形，其中B通道為電容上波形，為三角波，A通道為得到的矩形脈沖，在圖10-33所示電路參數(shù)下頻率約為1kHz，測得TWL=°.459mS,TWH=0.434mS,因為Rw>>R1,因此TWLTwh。圖10-34自激多諧振蕩器電路輸入輸出波形（2）雙擊圖中頻率計數(shù)器（請確認），得到輸出頻率為1.05kHz,如圖10-35所示，調(diào)節(jié)可調(diào)電阻Rw可對輸出頻率進行調(diào)整。圖10-35頻率測量結果（3）通過圖10-33中電路參數(shù)計算TWL=0.7RwC1=0.7x65x0.01x10-3=0.455mSTWH=0-7（R1+Rw）C1=0.7x73.8x0.01x10-3=0.516mS,T=0.7（R1+2Rw）C1=96mS計算結果和仿真測量結果基本吻合。注意：555定時器5端接電容C2是為了防止電路干擾。10.3.2利用555定時器設計波形整形電路利用555定時器形成單穩(wěn)態(tài)觸發(fā)器，主要用于整形、定時和延時功能。因為任何外來波形只要送入單穩(wěn)態(tài)觸發(fā)器，只要能夠使觸發(fā)器翻轉，都能輸出一個寬度和幅度一定的矩形脈沖，起到整形作用。用555定時器創(chuàng)建一波形整形電路如圖10-36所示，當輸入信號Uj沒有負脈沖時，UO=0，當輸入信號UI<VCC/3,輸出變?yōu)?。電源對電容充電，當電容電壓Uc>2VCC/3時，輸出變?yōu)?，此后電容迅速放電。因此輸出脈沖的脈寬由充電回路的電阻2和C2決定。脈寬tp=1.1R2C20下面對該電路進行仿真分析，其步驟如下：（1） 將函數(shù)發(fā)生器的輸出設置為方波，幅值為5V，其通過圖10-36中電容C1濾波后就形成一尖脈沖，再通過直流電源V1給它一個直流偏置電壓12V，最后得到的555定時器的輸入波形應是全為正極性的尖脈沖波形。（2） 激活電路，雙擊示波器圖標，得到如圖10-37波形，其中B通道為輸出的矩形脈沖，A通道為輸入的不規(guī)則尖脈沖波形，當輸入信號小于4V時，輸出脈沖為高電平，脈寬為2.168mS。（3） 根據(jù)公式脈寬tp=1.1R2C2=2mS，與測量值符合。通過該電路可看出，輸入的尖脈沖波被整形成標準的矩形脈沖，脈寬可通過電阻2和C2調(diào)節(jié)。

圖10-36波形整形電路圖10-37波形整形電路輸入輸出波形104數(shù)字鐘設計與仿真數(shù)字鐘是用數(shù)字集成電路構成并用數(shù)顯示的一種現(xiàn)代計時新傳統(tǒng)機械表計時相比，它具有走時準確、顯示直觀、無機械傳動裝置等特點，因而廣泛應用于車站、碼頭場、商店等公共場所。在控制系統(tǒng)中，數(shù)字鐘也常用于作定時控制的時鐘源。1-任務要求其要求如下：設計一個具有“時”“分”、“秒”的十進制數(shù)字顯示，小時顯示從00?23）的計時器；具有手動校時、校分功能（請確認）用74系列中小規(guī)模集成器件去實現(xiàn)；2.數(shù)字鐘的基本工作原理數(shù)字鐘一般都由振蕩器、分頻器、譯碼器、顯示器等幾部分組成。其中蕩器和分頻器組成標準秒信號發(fā)生器，秒信號送入計數(shù)器進行計數(shù)，把累計的結果以“時”、“分”、“秒”的數(shù)字顯示出來。“時”顯示由二十四進制計數(shù)器、譯碼器和顯示器構成；分”和“秒”顯示分別由六十進制計數(shù)器、譯碼器和顯示器構成。1） 時鐘發(fā)生電路時鐘發(fā)生電路一般可由石英晶體振蕩電路和55定時器構成的多諧振蕩器來構成，本例采用10.3.1節(jié)設計的頻率為1kHz的多諧振蕩器來完成。當然也可采用石英晶體振蕩電路，該電路產(chǎn)生的時鐘頻率比較準確，常用于數(shù)字電路的時鐘信號。2） 分頻器分頻器功能主要是產(chǎn)生標準的秒脈沖信號，即是每秒產(chǎn)生一個時鐘上升沿，頻率為1Hz，因為一般振蕩器產(chǎn)生的頻率較高，需要用分頻器降低時鐘頻率。此處采用前面設計的10分頻電路來實現(xiàn)，采用三個74LS90串聯(lián)產(chǎn)生1/1000分頻，獲得需要的1Hz秒脈沖信號。下面把時鐘發(fā)生電路和分頻器合在一起就能產(chǎn)生日2的時鐘脈沖信號，如圖10-38所示，其中分頻器生成了層次塊電路，采用邏輯分析儀來觀察輸出脈沖。因JHz的時鐘脈沖信號周期很長，此處把邏輯分析儀的參考時鐘頻率設為0Hz，以免所需要的仿真時間太長。激活電路后得到輸出時鐘信號如圖10-39所示，測量其頻率大約為1.1Hz左右，這主要因為555定時器的輸出時鐘不是標準的1kHz信號，因此可以對555定時器的電阻RW進行微小調(diào)整，使其產(chǎn)生標準的1kHz信號從而經(jīng)1/1000分頻后得到準確的1Hz頻率。圖10-38秒信號發(fā)生電路

圖10-39邏輯分析儀輸出波形計數(shù)器根據(jù)設計要求要顯示“時'、“分”、“秒”信號需要三個計數(shù)器，對于顯示“時”此處采用24時制，即采用24進制計數(shù)器來實現(xiàn)。顯示“分”、“秒”都是60進制，因此都采用60進制計數(shù)器來實現(xiàn)。對于上述計數(shù)器設計過程在10.2.3中已經(jīng)設計完成了，為了使用方便，下面把一個24進制計數(shù)器和兩個60進制計數(shù)器生成層次塊電路，創(chuàng)建步驟如下：首先創(chuàng)建24進制計數(shù)器的層次電路塊。新建一電路文件作為主電路，然后依次執(zhí)行“Place”/"CreatNewHierarchicalBlock命令，彈出如圖10-40所示對話框，設置層次電路塊的輸入輸出引腳數(shù)和名稱，單擊“OK”按鈕后，程序要求存儲主電路文件，對該主電路文件命名后并保存。圖10-40層次塊電路屬性設置存儲該電路文件后，雙擊圖中生成的層次塊圖，如圖10-41所示，彈出對話框如圖10-42所示，鼠標單擊EditSubcircuit”按鈕，得到一個有10個IO腳的空白原理圖，把24進制計數(shù)器電路拷貝進去，并連接好IO腳，其中IO1用于時鐘輸入端，IO2-IO9用于數(shù)碼管顯示端，IO10用于進位端，保存后得到如圖10-43所示電路。

圖10-4124進制計數(shù)器層次塊 圖10-4124進制計數(shù)器層次塊 10-42層次塊電路設置圖10-43層次塊電路IO腳設置這樣就生成了24進制計數(shù)器的層次塊圖，如圖10-41所示，同樣把60進制計數(shù)器按照以上步驟創(chuàng)建層次塊電路，得到層次塊電路如圖0-44所示。計數(shù)器60圖10-4460進制計數(shù)器層次塊時間校正電路當接通電源或計時出現(xiàn)誤差時需要對數(shù)字鐘進行校正。本例只對“時”和“分”計時電路進行校正，創(chuàng)建電路如圖10-45所示。左邊是由RS觸發(fā)器和開關組成的脈沖產(chǎn)生電路，該電路能夠消除機械開關的抖動，在10.2節(jié)已經(jīng)詳細講述了，右邊通過兩個開關T3

和J4控制選擇對“時”或“分”計數(shù)器進行校正。在不進行校正時，開關設置如圖0-45中所示，輸出均為高電平，當需要校正“時”計數(shù)器，把開力打開，把開關J1來回撥動，得到兩路輸出校正信號如圖10-46所示，該圖中得到的脈沖信號為時校正脈沖信號，因開關J4沒有打開，因此分校正沒有輸出脈沖，為高電平。圖10-45時間校正電路圖10-46時間校正電路輸出波形電路總原理圖仿真把各個部分電路連接起來，并從指示元件庫里把數(shù)碼管與計數(shù)器相連得到如圖10-47所示總電路。該電路中沒有使用設計的時鐘源，因為所需要的仿真時間太長，用一函數(shù)發(fā)生器代替，為觀察進位情況可把時鐘頻率調(diào)高一些。下面通過仿真來驗證設計是否正確，步驟如下：圖10-47數(shù)字鐘電路（1） 啟動仿真電路，可觀察到數(shù)字鐘的秒位開始計時，計數(shù)到0后復位為0,并進位到分位。（2） 將函數(shù)發(fā)生器輸出接到圖中乂2的時鐘輸入端IO1腳，以觀察分位進位是否正確。重新啟動仿真，同樣可觀察到分位顯示數(shù)碼管計數(shù)到0開始進位到時位并復位為0。（3） 將函數(shù)發(fā)生器輸出接到圖中X3的時鐘輸入端IO1腳，以觀察時位進位是否正確。啟動仿真，觀察到時位顯示數(shù)碼管計數(shù)到24后復位為0。以上三步說明該電路的計時和進位都設計正確，下面來驗證時間校正電路設計。（1） 將開關J4斷開，來回撥動開關J1，“時”位隨著變化，說明“時”校時電路設計正確。（2） 將開關J4閉合，J3斷開，來回撥動開關J1，“分”位隨著變化，說明分校時電路設計正確。通過仿真，說明該數(shù)字鐘符合設計任務要求。105三相數(shù)據(jù)采集卡外觸發(fā)器設計仿真實例觸發(fā)器主要功能是啟動數(shù)據(jù)采集卡上的由。轉換器的采樣，一般的數(shù)據(jù)采集卡都設置了外觸發(fā)方式，只要有高電平信號輸入到外觸發(fā)通道EXT）就能啟動采樣。因為在實際的工業(yè)現(xiàn)場數(shù)據(jù)監(jiān)控中，需要同時采樣多路信號，如同時監(jiān)控三相電壓等信號，如果哪相電壓過高，需要計算機迅速做出反應，但是實際上往往不知道究竟哪相電壓信號先過高，而且這個過高的電壓信號是正極性還是負極性。因此需要對每相電壓信號預先做出判斷，因此采用外觸發(fā)器對電壓做出比較判斷，無論哪相電壓升高，都能迅速啟動數(shù)據(jù)采集卡同時采樣，因此需要設計三相觸發(fā)通道。由于預先不知道電壓的極性，究竟是正電壓先升高還是負電壓，因此每相需要兩個電壓比較器，用作正負極性電壓比較。建立一單相的觸發(fā)電路如圖10-48所示，選用兩片Lm710集成電壓比較器，其邏輯符號如圖10-48中U1和U2所示。該比較器允許正負電壓輸入21用于正電壓過高比（請確認），因此輸入電壓接在。1正端（3腳），正的參考電壓接在負端4腳）。U2用作負電壓過高比較，因此輸入電壓接在負端（4腳），負的參考電壓接在正端（3腳）。預先調(diào)整電位器R1和R3阻值，可以設置觸發(fā)參考電壓，超過參考電壓后，比較器輸出變?yōu)榈碗娖皆瓉頌楦撸?。圖10-48中僅是一相的電路，其他兩相電路完全相同，只要把每相的輸出端0。丁通過一個三輸入或門（請確認）連接后，就組成了三相的外觸發(fā)器。注意：比較器的輸出是集電極開路門，因此需要接5k左右的上拉電阻，在輸出才會有高低電平信號。集成電壓比較器如果只做正極性電壓比較，只用接正電源，但是如果要作正負極性電壓比較需接雙電源供電。圖10-48單相觸發(fā)電路其步驟如下：（1）激活電路，觀察正極性電壓比較情況，把函數(shù)發(fā)生器輸入正弦波設置正的偏置電壓5V,設置如圖10-49所示，這樣輸入電壓全為正電壓，得到輸出波形如圖10-51所示，此處設置U1參考電壓為3V，從圖10-51中可看出，正弦電壓在高于3V時輸出變?yōu)?。

圖10-49輸入正弦電壓正偏置設置 10-50輸入正弦電壓負偏置設置（2）把函數(shù)發(fā)生器輸入正弦波設置偏置電壓為5V,設置如圖10-50所示，這樣輸入電壓全為負電壓，得到輸出波形如圖10-52所示，此處U2參考電壓為-3V，從圖10-52中可看出，正弦電壓在低于3V時輸出變?yōu)?。圖10-51正極性電壓比較輸出波形 10-52負極性電壓比較輸出波形（3）從儀器欄里拖出四通道示波器到電路工作區(qū)（請確認），將輸入正弦電壓偏置電壓設置為0，幅值為5V，即正負輸出都有，而比較器。1和U2的參考電壓分別設置為±3V，因此輸入的正負電壓都能產(chǎn)生比較輸出將示波器A、B、C通道分別接在圖10-48所示電路中U1、U2和U3A的輸出端（？？？），啟動仿真開關，得到示波器波形如圖10-53所示，頂上是U3A的輸出波形，以下依次是U2>U1的輸出波形。說明正負極性電壓分別觸發(fā)了比較器U1和U2,U1和U2的輸出通過與門后，高與高得高電平，高與低得低電平，得到觸發(fā)脈沖信號U3A輸出）（請確認）。說明無論輸入正負極性電壓，只要超過了預先設置的參考電壓都能產(chǎn)生觸發(fā)脈沖信號。注意：此處為了便于觀察示波器信號將U3A的波形設置了偏置。10-53正負極性電壓比較輸出波形106A/D與D/A應用電路設計與仿真10.6.1A/D轉換器應用電路仿真A/D轉換器是將輸入的模擬信號轉換成數(shù)字信號輸出VD轉換器的主要技術指標有：分辨率，指輸出數(shù)字信號位數(shù)，有位、10位、12位等；轉換速度，指每次轉換所需要的時間；相對精度，指實際輸出的數(shù)字量與理想轉換特性之間的最大偏差Multisim7中的A/D轉換器只有一種，輸出數(shù)字信號為8位，邏輯符號如圖10-54中所示，其各管腳定義如下：VIN:模擬電壓輸入端子。VREFP:參考電壓’+”端子，要接直流參考源的正端。因為輸出期位，則輸出信號對應的量化離散電平為VIN256/VRF，從這個公式可看出，量化位數(shù)越多分辨率越高，輸入電壓范圍越小，分辨率也越高，如輸入電壓最高為V則最小能分辨的電壓約為20mV。VIN為輸入的信號電壓，VRF為參考電壓VRF=VREFP-VRENVREFN：參考電壓“一”端子，一般與地連接。SOC：啟動轉換信號端子，只有端子電平從低電平變成高電平時，轉換才開始。EOC：轉換結束標志位端子，高電平表示轉換結束。OE：輸出允許端子，可與EOC接在一起，一次轉換完成后允許輸出。D0?D7：數(shù)字信號輸出端。創(chuàng)建A/D轉換器電路如圖10-54所示，采用兩個數(shù)碼管觀察\勤轉換器輸出的數(shù)字量

變化，因為該A/D轉換器只能允許正極性電壓輸入，因此需在輸入的V正弦信號V2上疊加一個+5V的直流信號VI，使A/D轉換器的輸入正弦電壓在0-+10V范圍內(nèi)變化（不明其意）。此處參考電壓V3為+10V，因此在A/D轉換器輸入的正弦電壓為0V時對應數(shù)碼管顯示為00H（16進制），在最大電壓10V時，對應FFH，在正弦電壓中點5V時，對應為80H。根據(jù)量化離散電平公式VinX256/Vrf，如果參考電壓不同，在同樣的輸入電壓下，數(shù)碼管顯示也會不同。下面通過仿真來驗證分析，其步驟如下：U4 U3DC：D_HEX DCD_HEXU4 U3DC：D_HEX DCD_HEX10-54A/D轉換電路（1） 啟動仿真開關，用示波器和數(shù)碼管觀察輸入和輸出是否一樣，在剛啟動電路時，輸入正弦電壓為5V，數(shù)碼管為80H，隨著輸入電壓升高，數(shù)碼管顯示數(shù)值也在增加，在輸入正弦到達最大時，數(shù)碼管顯示為FFH，以后數(shù)碼管顯示數(shù)值又逐漸減小至00H，因此說明該A/D轉換器工作正常。（2） 改變參考電壓為20V，重新啟動仿真開關，觀察數(shù)碼管在開始時顯示值為40H。，因為開始時，正弦電壓輸入Vin=5V，參考電壓Vrf=20，根據(jù)公式VinX256/Vrf則有輸入對應的10進制數(shù)為64，轉換為16進制為40