基于FPGA的電路設(shè)計教材

基于于FPGA的電電路路設(shè)設(shè)計計主要要內(nèi)內(nèi)容容FPGA的開開發(fā)發(fā)流流程程設(shè)計計輸輸入入仿真真綜合合布線線布布局局燒寫寫開發(fā)發(fā)實(shí)實(shí)例例編碼碼器器輸輸出出信信號號濾濾波波編碼碼器器輸輸出出信信號號辨辨向向、、計計數(shù)數(shù)計數(shù)數(shù)結(jié)結(jié)果果的的數(shù)數(shù)碼碼管管掃掃描描顯顯示示什么么是是FPGA/CPLD?PLDProgrammableLogicDevice可編編程程邏邏輯輯器器件件CPLD/FPGAComplexProgrammableLogicDevice復(fù)雜可編編程邏輯輯器件FieldProgrammableGateArray現(xiàn)場可編編程門陣陣列什么是FPGA/CPLD？FPGA的內(nèi)部結(jié)結(jié)構(gòu)籃色：邏邏輯陣列列塊紅色：連連線資源源黃色：輸輸入輸出出控制塊塊單片機(jī)與與FPGA有何區(qū)別別？在功能上上，單片片機(jī)與FPGA有很強(qiáng)的的互補(bǔ)性性單片機(jī)是是程序流流程控制制。具有有性能價價格比高高、功能能靈活、、易于人人機(jī)對話話以及良良好的數(shù)據(jù)處理理等特點(diǎn)FPGA是時序邏邏輯控制制。FPGA具有高速、高高可靠性性以及開發(fā)發(fā)便捷、、規(guī)范等等優(yōu)點(diǎn)。。對于復(fù)雜雜的設(shè)計計任務(wù)，，需將FPGA與單片機(jī)機(jī)有機(jī)地地結(jié)合在在一起單片機(jī)負(fù)負(fù)責(zé)鍵控控、顯示示、計算、通通信、簡單控控制和系統(tǒng)協(xié)調(diào)調(diào)。FPGA負(fù)責(zé)高速、高高精度和和高穩(wěn)定定性等指標(biāo)的的實(shí)現(xiàn)。。也就是說說，由單單片機(jī)負(fù)負(fù)責(zé)功能上的設(shè)計，，F(xiàn)PGA負(fù)責(zé)指標(biāo)上的設(shè)計。。VHDL是什么？？VHISC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguageVHDL:甚高速集集成電路路硬件描描述語言言FPGA開發(fā)環(huán)境境介紹ACTEL公司LiberoIDEALTERA公司Max+plusIIQuartusIIXILINX公司XilinxISELATTICE公司ispLEVER什么叫綜綜合？綜合是軟軟件描述述與硬件件實(shí)現(xiàn)的的一座橋橋梁。綜合的功功能：根根據(jù)設(shè)計計者在EDA平臺上完完成的針針對某個個系統(tǒng)項(xiàng)項(xiàng)目而采采用的文本程序序(VHDL)或原理圖，針對給給定的硬硬件結(jié)構(gòu)構(gòu)，進(jìn)行行編譯、、優(yōu)化、、轉(zhuǎn)換和和綜合，，最終獲獲得電路描述述文件。綜合的過過程：將將電路的的高級語言言描述轉(zhuǎn)換成低級的，可與與FPGA/CPLD基本結(jié)構(gòu)構(gòu)相映射射的網(wǎng)表文件件。濾波實(shí)際輸出出波形分分析：實(shí)際輸出出脈沖波波形所帶帶的毛刺刺實(shí)際是是一些相相對于正正常脈沖沖周期來來說很窄窄的跳變變，這些些跳變的的電平狀狀態(tài)的持持續(xù)時間間很短。濾波原理理對任意輸輸入的帶帶毛刺信信號，先先檢測該該信號的的跳變沿沿，然后后用一高高頻時鐘鐘信號對對它將要要保持的的電平狀狀態(tài)進(jìn)行行計數(shù)。。另外要要設(shè)定一一個毛刺刺的最大大電平寬寬度，如如認(rèn)為寬寬度小于于1μs的信號為為毛刺，，如果用用8MHZ的時鐘信信號計數(shù)數(shù)8次，信號號狀態(tài)不不改變，，就認(rèn)為為它是有有用信號號，并將將它鎖存存；否則則為毛刺刺去掉。。濾波的的具體體實(shí)現(xiàn)現(xiàn)AFZBFZABOCCLKCLRQFGAINOUTZCFFCFXZQQ