EDA技術(shù)練習(xí)題公開(kāi)課一等獎(jiǎng)省優(yōu)質(zhì)課大賽獲獎(jiǎng)?wù)n件

EDA技術(shù)練習(xí)題單項(xiàng)選擇題：1、IP核在EDA技術(shù)和開(kāi)發(fā)中含有十分主要地位；提供用VHDL等硬件描述語(yǔ)言描述功效塊，但不包括實(shí)現(xiàn)該功效塊詳細(xì)電路IP核為_(kāi)_________。A.軟IPB.固IPC.硬IPD.都不是答案：A2、綜合是EDA設(shè)計(jì)流程關(guān)鍵步驟，在下面對(duì)綜合描述中，_________是錯(cuò)誤。A.綜合就是把抽象設(shè)計(jì)層次中一個(gè)表示轉(zhuǎn)化成另一個(gè)表示過(guò)程；B.綜合就是將電路高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)，可與FPGA/CPLD基本結(jié)構(gòu)相映射網(wǎng)表文件；C.為實(shí)現(xiàn)系統(tǒng)速度、面積、性能要求，需要對(duì)綜合加以約束，稱為綜合約束；D.綜合可了解為，將軟件描述與給定硬件結(jié)構(gòu)用電路網(wǎng)表文件表示映射過(guò)程，而且這種映射關(guān)系是唯一（即綜合結(jié)果是唯一）。答案：D3、大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，以下對(duì)FPGA結(jié)構(gòu)與工作原理描述中，正確是____。A.FPGA是基于乘積項(xiàng)結(jié)構(gòu)可編程邏輯器件；B.FPGA是全稱為復(fù)雜可編程邏輯器件；C.基于SRAMFPGA器件，在每次上電后必須進(jìn)行一次配置；D.在Altera企業(yè)生產(chǎn)器件中，MAX7000系列屬FPGA結(jié)構(gòu)。答案：C4、進(jìn)程中變量賦值語(yǔ)句，其變量更新是_________。A.馬上完成；B.按次序完成；C.在進(jìn)程最終完成；D.都不對(duì)。

答案：A5、VHDL語(yǔ)言是一個(gè)結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包含實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述___________。A.器件外部特征；B.器件綜合約束；C.器件外部特征與內(nèi)部功效；D.器件內(nèi)部功效。答案：D6、不完整IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)________。 A.時(shí)序邏輯電路B.組合邏輯電路 C.雙向電路 D.三態(tài)控制電路答案：A7、在VHDL語(yǔ)言中，以下對(duì)時(shí)鐘邊緣檢測(cè)描述中，錯(cuò)誤是_______。A.ifclk’eventandclk=‘1’then

B.iffalling_edge(clk)then

C.ifclk’eventandclk=‘0’then

D.ifclk’stableandnotclk=‘1’then答案：D8、以下語(yǔ)句中，不屬于并行語(yǔ)句是：_______ A．進(jìn)程語(yǔ)句

B．CASE語(yǔ)句

C．元件例化語(yǔ)句

D．WHEN…ELSE…語(yǔ)句答案：B9、VHDL語(yǔ)言共支持四種慣用庫(kù)，其中哪種庫(kù)是用戶VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)：_______ A．IEEE庫(kù) B．VITAL庫(kù) C．STD庫(kù) D．WORK庫(kù)答案：D10、在VHDL語(yǔ)言中，以下對(duì)進(jìn)程（PROCESS）語(yǔ)句語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則描述中，不正確是：_______A．PROCESS為一無(wú)限循環(huán)語(yǔ)句B．敏感信號(hào)發(fā)生更新時(shí)開(kāi)啟進(jìn)程，執(zhí)行完成后，等候下一次進(jìn)程開(kāi)啟C．當(dāng)前進(jìn)程中申明變量不可用于其它進(jìn)程D．進(jìn)程由說(shuō)明語(yǔ)句部分、并行語(yǔ)句部分和敏感信號(hào)參數(shù)表三部分組成答案：D11、大規(guī)模可編程器件主要有FPGA、CPLD兩類，以下對(duì)CPLD結(jié)構(gòu)與工作原理描述中，正確是：___ A.CPLD是基于查找表結(jié)構(gòu)可編程邏輯器件 B.CPLD即是現(xiàn)場(chǎng)可編程邏輯器件英文簡(jiǎn)稱 C.早期CPLD是從FPGA結(jié)構(gòu)擴(kuò)展而來(lái) D.在Xilinx企業(yè)生產(chǎn)器件中，XC9500系列屬CPLD結(jié)構(gòu)答案：D12、以下那個(gè)流程是正確基于EDA軟件FPGA/CPLD設(shè)計(jì)流程：A.原理圖/HDL文本輸入→適配→綜合→功效仿真→編程下載→硬件測(cè)試B.原理圖/HDL文本輸入→功效仿真→綜合→適配→編程下載→硬件測(cè)試

C.原理圖/HDL文本輸入→功效仿真→綜合→編程下載→→適配硬件測(cè)試；

D.原理圖/HDL文本輸入→功效仿真→適配→編程下載→綜合→硬件測(cè)試答案：B13、CPLD可編程是主要基于什么結(jié)構(gòu)：A.查找表（LUT）；

B.ROM可編程；

C.PAL可編程；

D.與或陣列可編程；

答案：D14、以下標(biāo)識(shí)符中，__________是不正當(dāng)標(biāo)識(shí)符。A.State0 B.9moon C.Not_Ack_0 D.signall答案：B答案：D名詞解釋，寫出以下縮寫漢字（或者英文）含義：VHDLSOC FPGA LUTRTL EABEDA SOPCISP ASICIEEE LAB

VHDL超高速集成電路硬件描述語(yǔ)言FPGA現(xiàn)場(chǎng)可編程門陣列RTL存放器傳輸級(jí)SOPC可編程片上系統(tǒng)EAB嵌入式陣列塊SOC片上系統(tǒng)LUT查找表EDA電子設(shè)計(jì)自動(dòng)化ISP 在系統(tǒng)編程IEEE 電子電氣工程師協(xié)會(huì)ASIC 專用集成電路LAB 邏輯陣列塊1、參數(shù)傳遞說(shuō)明語(yǔ)句以關(guān)鍵詞

引導(dǎo)一個(gè)類屬參量表，通常在實(shí)體中位置處于

語(yǔ)句之前。2、

語(yǔ)句GENERICMAP與端口映射語(yǔ)句PORTMAP含有相同功效和使用方法，它描述對(duì)應(yīng)元件類屬參數(shù)間銜接和傳送方式。答案：1、GENERIC端口說(shuō)明2、參數(shù)傳遞映射語(yǔ)句1、在一個(gè)結(jié)構(gòu)體中說(shuō)明和定義數(shù)據(jù)類型、常數(shù)、元件、函數(shù)和過(guò)程只能用于這個(gè)結(jié)構(gòu)體中。假如希望這些定義也能用于其它實(shí)體或結(jié)構(gòu)體中，需要將其作為

來(lái)處理。2、結(jié)構(gòu)體中包含了四類功效描述語(yǔ)句：（

）語(yǔ)句、（

）語(yǔ)句、子程序調(diào)用語(yǔ)句和（

）語(yǔ)句。答案：1、程序包2、進(jìn)程語(yǔ)句、信號(hào)賦值語(yǔ)句、元件例化語(yǔ)句1、子程序能夠在VHDL程序三個(gè)不一樣位置進(jìn)行定義，即（）、（）和（）中定義。但為了能被其它不一樣設(shè)計(jì)所調(diào)用，普通應(yīng)該將子程序放在（）中。

2、子程序有兩種類型，即（）和（）。

答案：1、程序包、結(jié)構(gòu)體和進(jìn)程程序包２、過(guò)程和函數(shù)1、函數(shù)定義應(yīng)由兩部分組成，即（）和（），其中在進(jìn)程或結(jié)構(gòu)體中無(wú)須定義，而在程序包中必須定義是（）。2、運(yùn)算符重載指：（)答案：1、函數(shù)首和函數(shù)體函數(shù)首2、對(duì)VHDL中現(xiàn)存運(yùn)算符進(jìn)行重新定義，以取得新功效。1、（）和（）這兩個(gè)程序包能實(shí)現(xiàn)從std_logic_vector轉(zhuǎn)換成integer型數(shù)據(jù)。2、以下哪一項(xiàng)在一個(gè)設(shè)計(jì)中能夠出現(xiàn)重名。A、實(shí)體B、結(jié)構(gòu)體C、子程序答案：1、STD_LOGIC_ARITHSTD_LOGIC_UNSIGNED2、C1、假如要在一項(xiàng)VHDL設(shè)計(jì)中用到某一程序包，就必須在這項(xiàng)設(shè)計(jì)中預(yù)先打開(kāi)程序包，使此設(shè)計(jì)能隨時(shí)使用這一程序包中內(nèi)容。為此必須在這一設(shè)計(jì)實(shí)體前使用（）語(yǔ)句和（）語(yǔ)句。2、VHDL中慣用庫(kù)有（）庫(kù)、（）庫(kù)、（）庫(kù)和（）庫(kù)。其中最為慣用是（）庫(kù)。該庫(kù)中最慣用和最主要程序包是（）。答案：1、庫(kù)語(yǔ)句use語(yǔ)句２、IEEE、STD、WORK、VITAL、IEEEstd_logic_1164１.以下哪個(gè)庫(kù)需要在VHDL程序中明確打開(kāi)并指定().A.STDB.IEEEC.WORKＤ.自定義庫(kù)2.以下關(guān)于庫(kù)使用方法不正確是:(）Ａ.ＶＨＤＬ允許在一個(gè)設(shè)計(jì)實(shí)體中同時(shí)打開(kāi)多個(gè)不一樣庫(kù)，但庫(kù)之間相互獨(dú)立．Ｂ.對(duì)于必須以顯式表示庫(kù)及其程序包語(yǔ)言表示式應(yīng)放在每一項(xiàng)設(shè)計(jì)實(shí)體最前邊．Ｃ.庫(kù)語(yǔ)句普通必須與ＵＳＥ語(yǔ)句同用．Ｄ.在一個(gè)多實(shí)體設(shè)計(jì)中，只有一個(gè)實(shí)體說(shuō)明了庫(kù)和程序包，則本設(shè)計(jì)全部設(shè)計(jì)實(shí)體都能夠?qū)Τ绦虬M(jìn)入訪問(wèn)或調(diào)用．答案：１.B２.Ｄ１.以下關(guān)于程序包使用方法正確是:(）Ａ.一個(gè)程序包中只能包含常數(shù)說(shuō)明，ＶＨＤＬ數(shù)據(jù)類型說(shuō)明，元件定義和子程序這幾個(gè)結(jié)構(gòu)之一或他們中幾個(gè)．Ｂ.一個(gè)完整程序包中，程序包首名和程序包體名能夠不是同一個(gè)名字．Ｃ.程序包結(jié)構(gòu)中，必須同時(shí)含有程序包首和程序包體．Ｄ.程序包首能夠獨(dú)立定義和使用．答案：D1、以下符合VHDL語(yǔ)法規(guī)則表示是（）A、_Decoder_1B、8#376C、44.99E-2D、“0AD0”答案：C１.以下關(guān)于說(shuō)法不正確是:(）A、使用了單引號(hào)字符區(qū)分大小寫。B、布爾量不屬于數(shù)值，所以不能用于運(yùn)算。C、VHDL綜合器無(wú)法綜合未限定范圍整數(shù)類型信號(hào)或變量。D、VHDL綜合器能夠支持實(shí)數(shù)和字符串類型數(shù)據(jù)類型。答案：D1、VHDL綜合器能夠綜合數(shù)據(jù)類型是（）。A、實(shí)數(shù)類型B、字符串類型C、時(shí)間類型D、文件類型答案：B1、以下關(guān)于說(shuō)法不正確是:(）A、只有BIT型和整型數(shù)據(jù)能夠參加加減運(yùn)算。B、操作符是有優(yōu)先級(jí)別，其中邏輯運(yùn)算符級(jí)別最低。C、BIT、BOOLEAN和STD_LOGIC能夠進(jìn)行邏輯運(yùn)算D、anandbnandc這串運(yùn)算能夠不加括號(hào)答案：C1、以下關(guān)于操作符說(shuō)法不正確是:(）A、關(guān)系操作符返回值是布爾類型數(shù)據(jù)B、關(guān)系操作