eda章概述市公開課一等獎省賽課獲獎?wù)n件

1.EDA技術(shù)是一門包括多學(xué)科綜合性技術(shù)，內(nèi)容廣泛，本課程主要學(xué)習(xí)應(yīng)用各種EDA工具進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)方法；2.本課程學(xué)習(xí)設(shè)計(jì)方法主要是用軟件進(jìn)行硬件設(shè)計(jì)與仿真，與數(shù)字電路中學(xué)習(xí)方法有本質(zhì)不一樣，但為了更加好掌握VHDL設(shè)計(jì)方法，必須要熟悉和掌握數(shù)字電路各方面硬件電路知識；3.EDA主要電路描述方法是VHDL語言，它是一個(gè)并行語言，是與硬件電路緊密聯(lián)絡(luò)語言，是不一樣于傳統(tǒng)軟件編程語言；4.在VHDL程序設(shè)計(jì)中，除了考慮經(jīng)過編程實(shí)現(xiàn)指定邏輯功效外，還要對這一程序可能花費(fèi)硬件資源有一明確預(yù)計(jì)；5.學(xué)習(xí)過程中，要善于總結(jié)經(jīng)驗(yàn)，盡可能地了解軟件語句與硬件結(jié)構(gòu)間聯(lián)絡(luò)，在實(shí)踐過程中，提升經(jīng)過駕御軟件語句來控制硬件組成能力。課程特點(diǎn)EDA技術(shù)1eda章概述第1頁第一章EDA概述1.關(guān)于EDA技術(shù)2.傳統(tǒng)硬件設(shè)計(jì)方法3.利用VHDL語言硬件電路設(shè)計(jì)方法4.利用VHDL語言設(shè)計(jì)硬件電路優(yōu)點(diǎn)2eda章概述第2頁1.關(guān)于EDA技術(shù)1.EDA技術(shù)含義

以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述主要表示方式，以計(jì)算機(jī)為設(shè)計(jì)工具，在EDA軟件平臺上完成設(shè)計(jì)文件邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對特定目標(biāo)芯片適配編譯、邏輯映射和編程下載等工作。2.EDA技術(shù)發(fā)展歷程

20世紀(jì)70年代CAD階段20世紀(jì)80年代計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)自動化EDA階段3eda章概述第3頁EDA技術(shù)在進(jìn)入二十一世紀(jì)后，得到了更大發(fā)展：電子設(shè)計(jì)結(jié)果自主知識產(chǎn)權(quán)仿真和設(shè)計(jì)EDA軟件不停推出電子技術(shù)全方位納入EDA領(lǐng)域傳統(tǒng)設(shè)計(jì)建模理念發(fā)生重大改變EDA使得電子領(lǐng)域各學(xué)科界限愈加含糊愈加互為包容更大規(guī)模FPGA和CPLD器件不停推出

EDA工具ASIC設(shè)計(jì)涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜IP核模塊

軟硬件IP核在電子行業(yè)廣泛應(yīng)用IP－IntellectualProperty

SoC高效低成本設(shè)計(jì)技術(shù)成熟

硬件描述語言出現(xiàn)（如SystemC）設(shè)計(jì)和驗(yàn)證趨于簡單4eda章概述第4頁軟件開發(fā)工具硬件電路3.EDA技術(shù)主要內(nèi)容

大規(guī)?？删幊踢壿嬈骷布枋稣Z言(HDL)

1.關(guān)于EDA技術(shù)5eda章概述第5頁設(shè)計(jì)輸入子模塊設(shè)計(jì)數(shù)據(jù)庫子模塊分析驗(yàn)證子模塊綜合仿真子模塊布局布線子模塊4.EDA軟件系統(tǒng)組成

1.關(guān)于EDA技術(shù)6eda章概述第6頁源程序編輯和編譯

原理圖輸入方式狀態(tài)圖輸入方式VHDL軟件程序文本方式

邏輯綜合和優(yōu)化目標(biāo)器件布線／適配目標(biāo)器件編程／下載設(shè)計(jì)過程中相關(guān)仿真硬件仿真／硬件測試5.EDA設(shè)計(jì)流程

1.關(guān)于EDA技術(shù)7eda章概述第7頁EDA設(shè)計(jì)流程

1.關(guān)于EDA技術(shù)8eda章概述第8頁EDA概述1.關(guān)于EDA技術(shù)2.傳統(tǒng)硬件設(shè)計(jì)方法3.利用VHDL語言硬件電路設(shè)計(jì)方法4.利用VHDL語言設(shè)計(jì)硬件電路優(yōu)點(diǎn)9eda章概述第9頁2.傳統(tǒng)硬件設(shè)計(jì)方法主要特征：1.采取自下自上(BottomUp)設(shè)計(jì)方法【例】：設(shè)計(jì)一個(gè)六進(jìn)制計(jì)數(shù)器。解：⑴選擇邏輯器件。⑵進(jìn)行電路設(shè)計(jì)。

CPQ2nQ1nQ0nQ2n+1Q1n+1Q0n+1100000120010113011111411111051101006100000Q2n+1=Q1n→Q2選D觸發(fā)器Q1n+1=Q0n→Q1選D觸發(fā)器Q0較復(fù)雜→Q0選JK觸發(fā)器六進(jìn)制計(jì)數(shù)器狀態(tài)轉(zhuǎn)移圖狀態(tài)轉(zhuǎn)移表10eda章概述第10頁驅(qū)動方程為：2.傳統(tǒng)硬件設(shè)計(jì)方法11eda章概述第11頁六進(jìn)制約翰遜計(jì)數(shù)器電原理圖2.傳統(tǒng)硬件設(shè)計(jì)方法12eda章概述第12頁而假如我們采取VHDL描述輸入:CLK作為計(jì)數(shù)時(shí)鐘輸出:COUT作為輸出信號(2DOWNTO0)信號量:cn(2DOWNTO0)IF(CLK’EVENTANDCLK=‘1’)THENIF(cn=5)THENcn<=“000”;ELSEcn<=cn+1;ENDIF;ENDIF;COUT<=cn;13eda章概述第13頁主要特征：1.采取自下自上(BottomUp)設(shè)計(jì)方法2.采取通用數(shù)字邏輯器件3.在系統(tǒng)硬件設(shè)計(jì)后期進(jìn)行仿真和調(diào)試4.主要設(shè)計(jì)文件是電原理圖2.傳統(tǒng)硬件設(shè)計(jì)方法14eda章概述第14頁EDA概述1.關(guān)于EDA技術(shù)2.傳統(tǒng)硬件設(shè)計(jì)方法3.利用VHDL語言硬件電路設(shè)計(jì)方法4.利用VHDL語言設(shè)計(jì)硬件電路優(yōu)點(diǎn)15eda章概述第15頁3.利用VHDL語言硬件電路設(shè)計(jì)方法?什么是硬件描述語言？就是能夠描述硬件電路功效、信號連接關(guān)系以及定時(shí)關(guān)系語言。它能比電原理圖更有效地表示硬件電路特征。二選一數(shù)據(jù)選擇器(a)電原理圖表示(b)VHDL語言描述16eda章概述第16頁?VHDL語言只是硬件描述語言家族中一員硬件描述語言有數(shù)十種之多，慣用有VHDL、VerilogHDL、ABEL_HDL。?三種語言對比：邏輯描述層次（分三個(gè)層次，即行為級、RTL級、門級描述）VHDL語言是一個(gè)高級描述語言，適合用于行為級和RTL級描述；Verilog語言和ABEL語言是一個(gè)較低級描述語言，適合用于RTL級和門電路級描述；設(shè)計(jì)要求VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)能夠不了解電路結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者所做工作較少；Verilog和ABEL語言進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)必須了解電路結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者所做工作較多；綜合過程VHDL語言源程序綜合過程較復(fù)雜，幾乎不能直接控制門電路生成；而Verilog和ABEL語言源程序綜合過程較簡單，易于控制電路資源；3.利用VHDL語言硬件電路設(shè)計(jì)方法17eda章概述第17頁對綜合器要求VHDL描述語言層次較高，不易控制底層電路，因而對綜合器性能要求較高，Verilog和ABEL語言對綜合器性能要求較低。支持EDA工具支持VHDL和VerilogEDA工具較多，但支持ABEL綜合器僅DATAIO一家。國際化程度VHDL和Verilog已成為IEEE標(biāo)準(zhǔn)，而ABEL正朝國際化標(biāo)準(zhǔn)努力。3.利用VHDL語言硬件電路設(shè)計(jì)方法18eda章概述第18頁VHDL綜合

把抽象實(shí)體結(jié)合成單個(gè)或統(tǒng)一實(shí)體。

圖1-2編譯器和綜合功效比較

19eda章概述第19頁VHDL綜合

圖1-3VHDL綜合器運(yùn)行流程

面積和速度20eda章概述第20頁硬件描述語言設(shè)計(jì)特點(diǎn)：1.采取自上至下設(shè)計(jì)方法“自頂向下”與“自底向上”設(shè)計(jì)方法步驟3.利用VHDL語言硬件電路設(shè)計(jì)方法21eda章概述第21頁2.采取系統(tǒng)早期仿真3.降低了硬件電路設(shè)計(jì)難度4.主要設(shè)計(jì)文件是HDL源程序3.利用VHDL語言硬件電路設(shè)計(jì)方法22eda章概述第22頁EDA概述1.關(guān)于EDA技術(shù)2.傳統(tǒng)硬件設(shè)計(jì)方法3.利用VHDL語言硬件電路設(shè)計(jì)方法4.利用VHDL語言設(shè)計(jì)硬件電路優(yōu)點(diǎn)23eda章概述第23頁4.利用VHDL言設(shè)計(jì)硬件電路優(yōu)點(diǎn)能夠在電子設(shè)計(jì)各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證

有各類庫支持一些HDL語言也是文檔型語言(如VHDL)日益強(qiáng)大邏輯設(shè)計(jì)仿真測試技術(shù)設(shè)計(jì)者擁有完全自主權(quán)，再無受制于人之虞良好可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠確保能將全部設(shè)計(jì)步驟納入統(tǒng)一自頂向下設(shè)計(jì)方案中自動設(shè)計(jì)能力、不一樣內(nèi)容仿真模擬、完整測試24eda章概述第24頁EDA發(fā)展趨勢

在一個(gè)芯片上完成系統(tǒng)級集成已成為可能

可編程邏輯器件開始進(jìn)入傳統(tǒng)ASIC市場

EDA工具和IP核應(yīng)用更為廣泛

高性能EDA工具得到長足發(fā)展

計(jì)算機(jī)硬件平臺性能大幅度提升，為復(fù)雜SoC設(shè)計(jì)提供了物理基礎(chǔ)。

25eda章概述第25頁第2章EDA設(shè)計(jì)流程及其工具26eda章概述第26頁2.1設(shè)計(jì)流程

圖2-1應(yīng)用于FPGA/CPLDEDA開發(fā)流程

27eda章概述第27頁2.1設(shè)計(jì)流程

2.1.1設(shè)計(jì)輸入(原理圖／HDL文本編輯)1.圖形輸入

狀態(tài)圖輸入波形圖輸入原理圖輸入在EDA軟件圖形編輯界面上繪制能完成特定功效電路原理圖

2.

HDL文本輸入

將使用了某種硬件描述語言(HDL)電路設(shè)計(jì)文本，如VHDL或Verilog源程序，進(jìn)行編輯輸入。

28eda章概述第28頁2.1設(shè)計(jì)流程

2.1.2綜合

整個(gè)綜合過程就是將設(shè)計(jì)者在EDA平臺上編輯輸入HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終取得門級電路甚至更底層電路描述網(wǎng)表文件。2.1.3適配

將由綜合器產(chǎn)生網(wǎng)表文件配置于指定目標(biāo)器件中，使之產(chǎn)生最終下載文件，如JEDEC、Jam格式文件。29eda章概述第29頁2.1設(shè)計(jì)流程

2.1.4時(shí)序仿真與功效仿真

時(shí)序仿真靠近真實(shí)器件運(yùn)行特征仿真

功效仿真直接對VHDL、原理圖描述或其它描述形式邏輯功效進(jìn)行測試模擬2.1.5編程下載

2.1.6硬件測試

30eda章概述第30頁2.2ASIC及其設(shè)計(jì)流程

ASIC(ApplicationSpecificIntegratedCircuits，專用集成電路)

圖2-2ASIC分類

31eda章概述第31頁2.2ASIC及其設(shè)計(jì)流程

2.2.1ASIC設(shè)計(jì)方法

圖2-3ASIC實(shí)現(xiàn)方法

32eda章概述第32頁2.2.2普通ASIC設(shè)計(jì)流程

圖2-4ASIC設(shè)計(jì)流程

33eda章概述第33頁2.3慣用EDA工具

2.3.1設(shè)計(jì)輸入編輯器

2.3.2HDL綜合器

FPGACompilerII、DC-FPGA綜合器、SynplifyPro綜合器、LeonardoSpectrum綜合器和PrecisionRTLSynthesis綜合器

2.3.4適配器

2.3.5下載器2.3.3仿真器

VHDL仿真器

Verilog仿真器

MixedHDL仿真器

其它HDL仿真器

Modelsim34eda章概述第34頁2.4QuartusII介紹

圖1-9QuartusII設(shè)計(jì)流程

35eda章概述第35頁2.5IP核介紹

IP(IntellectualProperty)軟IP固IP硬IP36eda章概述第36頁第三章可編程邏輯器件原理1.概述2.可編程陣列邏輯(PAL)器件3.通用邏輯陣列(GAL)器件4.復(fù)雜可編程邏輯器件(CPLD)5.現(xiàn)場可編程門列陣(FPGA)6.可編程邏輯器件開發(fā)37eda章概述第37頁1.概述1）數(shù)字邏輯器件

矛盾PLD通用型專用型處理方法

通用型(通常是SSI、MSI以及MPU)

優(yōu)點(diǎn)：適應(yīng)性強(qiáng)（理論上可實(shí)現(xiàn)復(fù)雜數(shù)字系統(tǒng)）、設(shè)計(jì)周期短、成本低缺點(diǎn)：功耗大、體積大、可靠性差、設(shè)計(jì)較被動。

專用型(通常是LSI、VLSI)

優(yōu)點(diǎn)：功耗小、體積小、可靠性高

缺點(diǎn)：適應(yīng)性差（只適用專用數(shù)字系統(tǒng)）、設(shè)計(jì)周期長、成本高。38eda章概述第38頁可編程邏輯器件(PLD)是用來實(shí)現(xiàn)定制邏輯功效、用戶可自由配置數(shù)字集成電路(ICs)。可編程邏輯器件能夠利用其內(nèi)部邏輯結(jié)構(gòu)實(shí)現(xiàn)任何布爾表示式或者存放器功效。相反，象TTL器件等現(xiàn)有邏輯集成電路（Ics）只能提供特定邏輯功效，不能經(jīng)過修改來滿足詳細(xì)電路設(shè)計(jì)要求?，F(xiàn)在，PLD制造商已經(jīng)能夠供給集成度和性能比分離元件高，而單位功效成本低于分離元件可編程器件。

可編程邏輯器件已經(jīng)成為比分離元件以及類似專用集成電路（ASICs）全定制或者半定制器件更受歡迎產(chǎn)品。關(guān)于PLD：1.概述39eda章概述第39頁是作為通用型器件產(chǎn)生，其邏輯功效又是由用戶自定義專用器件；

是介于通用型和專用型之間邏輯器件，即，既含有通用型優(yōu)點(diǎn)，又含有專用型優(yōu)點(diǎn)，同時(shí)還含有設(shè)計(jì)主動性和保密性優(yōu)點(diǎn)；邏輯功效編程含有可重復(fù)性。

PLD在80年代發(fā)展非常快，主要產(chǎn)品有：PAL——可編程陣列邏輯；GAL——通用陣列邏輯；CPLD——復(fù)雜可編程邏輯器件；FPGA——現(xiàn)場可編程門陣列

集成度非常高，也叫高密度可編程邏輯器件HDPLD2）PLD特點(diǎn)1.概述40eda章概述第40頁3）幾個(gè)概念微米工藝 ——特征尺寸>1μm工藝亞微米工藝 ——特征尺寸=1~0.6μm工藝

深亞微米工藝——特征尺寸=0.6~0.1μm

納米工藝 ——特征尺寸<0.1μm當(dāng)前主流工藝是0.35μm和0.25μm，最高可達(dá)0.18μm，集成度可達(dá)百萬門，比如XILINX企業(yè)FPGAXC40250為250萬等校門，IO數(shù)大448腳。PLD改變了傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)方法，極大減輕了電路設(shè)計(jì)和PCD設(shè)計(jì)工作量和難度，增強(qiáng)了設(shè)計(jì)靈活性和可修改性，提升了工作效率。結(jié)論：PLD是設(shè)計(jì)和實(shí)現(xiàn)數(shù)字系統(tǒng)理想器件。1.概述41eda章概述第41頁4）PLD設(shè)計(jì)過程熔絲型反熔絲型紫外光擦除EPROM電擦除EPROM，即EEPROM在系統(tǒng)編程(ISP—InSystemProgrammable)，E2PROM或FLASH在線可重配置(ICR—InCircuitReconfigurability),SRAM和外部EPROM用EDA軟件進(jìn)行輸入、編譯、邏輯劃分、優(yōu)化、模擬（功效模擬、時(shí)序模擬）；

用編程器對PLD編程或經(jīng)過電纜進(jìn)行在系統(tǒng)編程、在線配置。注意：PROM實(shí)際上也是一個(gè)PLD，只是絕大多數(shù)情況是作存放器使用。5）可編程技術(shù)分類

按集成度來分簡單PLD，即SPLD，如：早期PROM、PLA、PAL、GAL等；復(fù)雜PLD，即CPLD或FPGA；按編程工藝來分一次性編程可重復(fù)編程1.概述42eda章概述第42頁按結(jié)構(gòu)來分乘積項(xiàng)結(jié)構(gòu)器件查找表結(jié)構(gòu)器件1.概述43eda章概述第43頁基本門

組合電路

時(shí)序電路

圖3-1基本PLD器件原理結(jié)構(gòu)圖

44eda章概述第44頁3.1.1可編程邏輯器件發(fā)展歷程

PROM(ProgrammableReadOnlyMemory)PLA(ProgrammableLogicArray)PAL(ProgrammableArrayLogic)GAL(GenericArrayLogic)EPLDCPLDFPGA45eda章概述第45頁3.1.2可編程邏輯器件分類

圖3-2PLD按集成度分類

46eda章概述第46頁3.2簡單可編程邏輯器件原理

3.2.1電路符號表示

圖3-3慣用邏輯門符號與現(xiàn)有國家標(biāo)準(zhǔn)符號對照

47eda章概述第47頁3.2簡單可編程邏輯器件原理

3.2.1電路符號表示

圖3-4PLD互補(bǔ)緩沖器

圖3-5PLD互補(bǔ)輸入

圖3-6PLD中與陣列表示

48eda章概述第48頁3.2簡單可編程邏輯器件原理

3.2.1電路符號表示

圖3-7PLD中或陣列表示

圖3-8陣列線連接表示

49eda章概述第49頁3.2簡單可編程邏輯器件原理

3.2.2PROM圖3-9PROM基本結(jié)構(gòu)

50eda章概述第50頁3.2簡單可編程邏輯器件原理

3.2.2PROM圖3-10PROM邏輯陣列結(jié)構(gòu)

51eda章概述第51頁3.2簡單可編程邏輯器件原理

3.2.2PROM圖3-11PROM表示PLD陣列圖

52eda章概述第52頁3.2簡單可編程邏輯器件原理

3.2.2PROM圖3-12用PROM完成半加器邏輯陣列

53eda章概述第53頁3.2簡單可編程邏輯器件原理

3.2.3PLA(PROM利用率不高)圖3-13PLA邏輯陣列示意圖

54eda章概述第54頁3.2簡單可編程邏輯器件原理

3.2.3PLA圖3-14PLA與PROM比較

55eda章概述第55頁P(yáng)LA與PROM區(qū)分：①PROM邏輯陣列(即地址譯碼器)是固定，而PLA邏輯陣列是可編程；結(jié)論:用PROM實(shí)現(xiàn)邏輯函數(shù)mi利用率不高，而PLA可經(jīng)過編程產(chǎn)生所需要mi，所以用PLA比用PROM更合理。注意:假如在輸出端增加FF，將得到時(shí)序邏輯型PLA！②PROM與陣列將輸入變量全部最小項(xiàng)全部譯出了，F(xiàn)PLA與陣列能產(chǎn)生乘積項(xiàng)比ROM少得多。56eda章概述第56頁組成特點(diǎn)：由可編程與陣列、固定或陣列組成?？删幊剃嚵羞壿?PAL)器件3.2.4PAL(PLA算法復(fù)雜)圖3-16PAL慣用表示

圖3-15PAL結(jié)構(gòu)57eda章概述第57頁⑴基本與-或陣列結(jié)構(gòu)特點(diǎn)：①只有可編程與陣列和固定或陣列，無輸出控制和反饋；②輸入端和輸出端固定，不可自定義，使用缺乏靈活性。用途：只適合用于簡單組合邏輯電路設(shè)計(jì)?？删幊剃嚵羞壿?PAL)器件58eda章概述第58頁

⑵可編程輸入/輸出型結(jié)構(gòu)

特點(diǎn)：

①含有三態(tài)輸出緩沖器和反饋緩沖器(可組成簡單觸發(fā)器)；②功效配置靈活（既可輸入、也可輸出）。用途：

可方便地設(shè)計(jì)編碼器、譯碼器、數(shù)據(jù)選擇器等組合電路，也可完成串行數(shù)據(jù)移位和循環(huán)等操作?？删幊剃嚵羞壿?PAL)器件59eda章概述第59頁

⑶帶反饋存放器型結(jié)構(gòu)特點(diǎn)：

①在輸出端增加了D觸發(fā)器，器件含有記憶功效②DCP和三態(tài)門OE均共用用途：設(shè)計(jì)同時(shí)計(jì)數(shù)器、移位存放器等同時(shí)時(shí)序邏輯電路(只能設(shè)計(jì)時(shí)序電路，因?yàn)镈_FF不能被旁路)。可編程陣列邏輯(PAL)器件60eda章概述第60頁

⑷帶異或存放器型結(jié)構(gòu)特點(diǎn)：與第三種相比僅僅將與項(xiàng)分為兩組再經(jīng)過一異或門輸出至D-FF。用途：便于對與一或邏輯陣列輸出函數(shù)求反和保持，可簡化計(jì)數(shù)器和時(shí)序邏輯電路設(shè)計(jì)?？删幊剃嚵羞壿?PAL)器件61eda章概述第61頁

⑸算術(shù)選通反饋型結(jié)構(gòu)特點(diǎn)：在第四種基礎(chǔ)上增加算術(shù)選取電路作反饋，可得到16種邏輯組合輸出。用途：主要用于實(shí)現(xiàn)快速加、減、大于、小于等算術(shù)邏輯操作?？删幊剃嚵羞壿?PAL)器件62eda章概述第62頁

⑹異步可編程存放器輸出型結(jié)構(gòu)特點(diǎn)：①增加一個(gè)異或門以控制輸出極性；②D-FF時(shí)鐘、置位和復(fù)位均可由3個(gè)專用乘積項(xiàng)編程控制，可實(shí)現(xiàn)異步控制；③三態(tài)輸出使能端也由專用乘積項(xiàng)控制。用途：尤其適合設(shè)計(jì)復(fù)雜異步時(shí)序邏輯電路?？删幊剃嚵羞壿?PAL)器件63eda章概述第63頁⑺乘積項(xiàng)公用輸出結(jié)構(gòu)特點(diǎn)：

輸出和反饋每兩路一組，組內(nèi)乘積項(xiàng)是公用，時(shí)鐘和輸出使能是全局共用。用途：

適合用于設(shè)計(jì)多輸入同時(shí)時(shí)序邏輯電路?？删幊剃嚵羞壿?PAL)器件64eda章概述第64頁⑻宏單元輸出結(jié)構(gòu)特點(diǎn)：經(jīng)過對宏單元編程，可確定各單元輸出和反饋結(jié)構(gòu)，靈活性強(qiáng)。用途：可設(shè)計(jì)各種數(shù)字邏輯電路?？删幊剃嚵羞壿?PAL)器件65eda章概述第65頁【例】：用PAL器件實(shí)現(xiàn)一個(gè)帶使能輸出2—4譯碼器注意：每個(gè)或門有很多不用與項(xiàng)，這些與項(xiàng)是全部編程連接，所以這些與項(xiàng)乘積必定是“0”，因?yàn)椋?.可編程陣列邏輯(PAL)器件66eda章概述第66頁【例】：用PAL器件設(shè)計(jì)一個(gè)十進(jìn)制異步計(jì)數(shù)器CPQ3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+10000000011000100102001000113001101004010001015010101106011001117011110008100010019100100002.可編程陣列邏輯(PAL)器件不要67eda章概述第67頁P(yáng)AL器件：3.通用邏輯陣列(GAL)器件優(yōu)點(diǎn)：①使用方便、設(shè)計(jì)靈活、降低了硬件規(guī)模，提升了可靠性；②為研制工作和小批量產(chǎn)品提供了方便。缺點(diǎn)：①采取熔絲工藝，編程可不可修改，研制工作中造成較大浪費(fèi)；②種類繁多，結(jié)設(shè)計(jì)和使用帶來不便。采取電擦除方式，可重復(fù)編程；

采取宏單元，增加了器件通用性。為克服PAL缺點(diǎn)推出GAL器件，其特點(diǎn)為：68eda章概述第68頁圖3-15PAL結(jié)構(gòu)3.2.5GAL69eda章概述第69頁1）GAL16V8總體結(jié)構(gòu)(如圖)8個(gè)輸入緩沖器(固定輸入)；8個(gè)三態(tài)輸出緩沖器(可編程為輸入/輸出)；1個(gè)CP輸入緩沖器；1個(gè)三態(tài)輸出使能OE輸入緩沖器；與陣列為8×8個(gè)與門,共64個(gè)乘積項(xiàng),每個(gè)項(xiàng)有32個(gè)輸入（16個(gè)變量）,其中8個(gè)變量為外部輸入,8個(gè)是內(nèi)部反饋；8個(gè)輸出邏輯宏單元OLMC(包含固定或陣列)，其中6個(gè)都有反饋線接到鄰近單元。70eda章概述第70頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-15PAL結(jié)構(gòu)71eda章概述第71頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-20存放器模式組合雙向輸出結(jié)構(gòu)

72eda章概述第72頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-21組合輸出雙向結(jié)構(gòu)

73eda章概述第73頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-22復(fù)合型組合輸出結(jié)構(gòu)

74eda章概述第74頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-23反饋輸入結(jié)構(gòu)

75eda章概述第75頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-24輸出反饋結(jié)構(gòu)

76eda章概述第76頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-25簡單模式輸出結(jié)構(gòu)

77eda章概述第77頁GAL器件性能特點(diǎn)：

通用邏輯陣列(GAL)器件采取電擦除工藝，可重復(fù)編程，可編程100次以上；采取先進(jìn)EECMOS工藝，即有雙極性器件高速性能，又有CMOS器件低功耗優(yōu)點(diǎn)；擦除與改寫塊；采取宏單元結(jié)構(gòu)，靈活、通用性強(qiáng)、可配置為各種工作模式；含有加密功效，可預(yù)防電路非法剽竊；含有電子標(biāo)簽，便于文檔管理，提升了生產(chǎn)效率；含有存放器預(yù)置和加電復(fù)位功效，器件功效可測試性達(dá)100%；編程數(shù)據(jù)可保留以上；缺點(diǎn)：陣列規(guī)模小，不適合復(fù)雜邏輯電路設(shè)計(jì)；不能完全杜絕編程數(shù)據(jù)非法剽竊；78eda章概述第78頁簡單PLD器件被取代原因：(1)陣列規(guī)模較小，資源不夠用于設(shè)計(jì)數(shù)字系統(tǒng)。當(dāng)設(shè)計(jì)較大數(shù)字邏輯時(shí)，需要多片器件，性能、成本及設(shè)計(jì)周期都受影響。(2)片內(nèi)存放器資源不足，且存放器結(jié)構(gòu)限制較多(如，有器件要求時(shí)鐘共用)，難以組成豐富時(shí)序電路。(3)I／O不夠靈活，限制了片內(nèi)資源利用率。(4)編程不便，需用專用編程工具，對于使用熔絲型簡單PLD更是不便。(5)不能完全杜絕編程數(shù)據(jù)非法剽竊復(fù)雜可編程邏輯器件(CPLD)79eda章概述第79頁KX康芯科技3.3CPLD結(jié)構(gòu)與工作原理

圖3-25簡單模式輸出結(jié)構(gòu)

80eda章概述第80頁3.3CPLD結(jié)構(gòu)與工作原理

圖3-27MAX7128S結(jié)構(gòu)

1．邏輯陣列塊(LAB)邏輯陣列塊是器件關(guān)鍵，每個(gè)LAB與各自對應(yīng)I/O控制相連，且每個(gè)LAB經(jīng)過可編程連線陣列PIA與全局總線連在一起。（包含16個(gè)宏單元）81eda章概述第81頁3.3CPLD結(jié)構(gòu)與工作原理

2．宏單元:由可編程與陣列（36個(gè)輸入）和固定或陣列（5個(gè)乘積項(xiàng)）、一個(gè)含有獨(dú)立可編程觸發(fā)器（時(shí)鐘、時(shí)鐘使能、去除和置位均可編程）。

MAX7000系列中宏單元

邏輯陣列

乘積項(xiàng)選擇矩陣

可編程存放器

三種時(shí)鐘輸入模式

全局時(shí)鐘信號

全局時(shí)鐘信號由高電平有效時(shí)鐘信號使能用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘82eda章概述第82頁3.3CPLD結(jié)構(gòu)與工作原理

圖3-28共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)

3．?dāng)U展乘積項(xiàng)

83eda章概述第83頁3.3CPLD結(jié)構(gòu)與工作原理

3．?dāng)U展乘積項(xiàng)

圖3-29并聯(lián)擴(kuò)展項(xiàng)饋送方式

84eda章概述第84頁3.3CPLD結(jié)構(gòu)與工作原理

4．可編程連線陣列(PIA)可編程連線陣列，經(jīng)過PIA把各LAB相互連接，組成用戶所需要邏輯功效。幾乎全部信號都可經(jīng)過PIA連接到器件任何地方。PIA有固定延時(shí)，使得器件延時(shí)性能能夠預(yù)測。圖3-30PIA信號布線到LAB方式

85eda章概述第85頁3.3CPLD結(jié)構(gòu)與工作原理

5．I/O控制塊允許每個(gè)I/O引腳被配置為輸入、輸出和雙向方式，提供減緩輸出緩沖器電壓擺率選擇項(xiàng)，以降低工作速度要求不高信號在開關(guān)瞬間產(chǎn)生噪聲。

圖3-31EPM7128S器件I/O控制塊

86eda章概述第86頁CPLD共享相鄰乘積項(xiàng)和結(jié)構(gòu)優(yōu)點(diǎn)：提升了各單元或門使用效率，可實(shí)現(xiàn)較復(fù)雜邏輯功效。87eda章概述第87頁3.4FPGA結(jié)構(gòu)與工作原理

3.4.1查找表邏輯結(jié)構(gòu)

圖3-32FPGA查找表單元

圖3-33FPGA查找表單元內(nèi)部結(jié)構(gòu)

88eda章概述第88頁【例8-5】用查找表LUT結(jié)構(gòu)實(shí)現(xiàn)一個(gè)五進(jìn)制計(jì)數(shù)器CPQ3nQ2nQ1nQ3n+1Q2n+1Q1n+1OO000011O010102O100113O1110041000004.復(fù)雜可編程邏輯器件(CPLD)89eda章概述第89頁KX康芯科技3.4.2Cyclone/CycloneII系列器件結(jié)構(gòu)與原理

圖3-34CycloneLE結(jié)構(gòu)圖

90eda章概述第90頁3.4FPGA結(jié)構(gòu)與工作原理

3.4.2Cyclone/CycloneII系列器件結(jié)構(gòu)與原理圖3-35CycloneLE普通模式

91eda章概述第91頁3.4.2Cyclone/CycloneII系列器件結(jié)構(gòu)與原理圖3-36CycloneLE動態(tài)算術(shù)模式

92eda章概述第92頁3.4.2Cyclone/CycloneII系列器件結(jié)構(gòu)與原理圖3-37CycloneLAB結(jié)構(gòu)

93eda章概述第93頁3.4.2Cyclone/CycloneII系列器件結(jié)構(gòu)與原理圖3-38LAB陣列

94eda章概述第94頁3.4.2Cyclone/CycloneII系列器件結(jié)構(gòu)與原理圖3-39LAB控制信號生成

95eda章概述第95頁3.4.2Cyclone/CycloneII系列器件結(jié)構(gòu)與原理圖2-40快速進(jìn)位選擇鏈

96eda章概述第96頁3.4FPGA結(jié)構(gòu)與工作原理

3.4.2Cyclone/CycloneII系列器件結(jié)構(gòu)與原理圖3-41LUT鏈和存放器鏈?zhǔn)褂?/p>

97eda章概述第97頁3.4FPGA結(jié)構(gòu)與工作原理

3.4.2Cyclone/CycloneII系列器件結(jié)構(gòu)與原理圖3-42LVDS連接

98eda章概述第98頁3.5硬件測試技術(shù)

3.5.1

內(nèi)部邏輯測試圖3-43邊界掃描電路結(jié)構(gòu)

3.5.2JTAG邊界掃描測試

99eda章概述第99頁3.5硬件測試技術(shù)

表3-1邊界掃描IO引腳功效

3.5.2JTAG邊界掃描測試

引

腳描

述功

能TDI測試數(shù)據(jù)輸入(TestDataInput)測試指令和編程數(shù)據(jù)串行輸入引腳。數(shù)據(jù)在TCK上升沿移入。TDO測試數(shù)據(jù)輸出(TestDataOutput)測試指令和編程數(shù)據(jù)串行輸出引腳，數(shù)據(jù)在TCK下降沿移出。假如數(shù)據(jù)沒有被移出時(shí)，該引腳處于高阻態(tài)。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負(fù)責(zé)TAP控制器轉(zhuǎn)換。TMS必須在TCK上升沿到來之前穩(wěn)定。TCK測試時(shí)鐘輸入(TestClockInput)時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(TestResetInput)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。100eda章概述第100頁3.5硬件測試技術(shù)

圖3-44邊界掃描數(shù)據(jù)移位方式

3.5.2JTAG邊界掃描測試

101eda章概述第101頁3.5.2JTAG邊界掃描測試

圖3-45JTAGBST系統(tǒng)內(nèi)部結(jié)構(gòu)

102eda章概述第102頁KX康芯科技3.5.2JTAG邊界掃描測試

圖3-46JTAGBST系統(tǒng)與與FPGA器件關(guān)聯(lián)結(jié)構(gòu)圖

103eda章概述第103頁3.5硬件測試技術(shù)

圖3-47JTAGBST選擇命令模式時(shí)序

3.5.2JTAG邊界掃描測試

3.5.3嵌入式邏輯分析儀

104eda章概述第104頁3.6FPGA/CPLD產(chǎn)品概述

3.6.1Lattice企業(yè)CPLD器件系列

1.ispLSI器件系列

ispLSI1000E系列

ispLSIE/VL/200VE系列

ispLSI8000/8000V系列

ispLSI5000V系列

2.ispMACH4000系列

3.LatticeEC&ECP系列

IspMACH4000Z、ispMACH4000V、ispMACH4000Z105eda章概述第105頁3.6FPGA/CPLD產(chǎn)品概述

3.6.2Xilinx企業(yè)FPGA和CPLD器件系列

2.SpartanⅡ&Spartan-3&Spartan3E器件系列

5.XilinxIP核

1.Virtex-4系列FPGAVirtex-4LXVirtex-4SXVirtex-4FX3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM106eda章概述第106頁3.6FPGA/CPLD產(chǎn)品概述

3.6.3Altera企業(yè)FPGA和CPLD器件系列

1.StratixII系列FPGA