計(jì)算機(jī)組成原理課后答案白中英立體化

11 0和1數(shù)據(jù)量，邏輯斷力強(qiáng)。 主要設(shè)計(jì)思想是：采用程序的方式，編制好的程序和數(shù)據(jù)存放在同一器中，計(jì)算機(jī)可以在無人干預(yù)的情況下自動完成逐條取出指令和執(zhí)行指令的任務(wù)；在機(jī)器，指令和數(shù)據(jù)均以二進(jìn)制碼表示,指令在器中按執(zhí)行順序存放。主要組成部分有：:運(yùn)器所有單元的總數(shù)稱為器的容量。每個單元都有，稱為單元 半導(dǎo)體器稱為內(nèi)存，容量更大的磁盤器和光盤器稱為外存，內(nèi)存和外存共同用來保存二進(jìn)制數(shù)據(jù)。運(yùn)算器和控制器合在一起稱為處理器，簡稱CPU，它用來控制計(jì)算機(jī)及進(jìn)行算術(shù)邏輯運(yùn)算。適配器是設(shè)備與主機(jī)聯(lián)系的橋梁，它的作用相當(dāng)于一個轉(zhuǎn)換器，使主機(jī)和設(shè)備并行協(xié)調(diào)地工作。 計(jì)算機(jī)的系統(tǒng)包括系統(tǒng)程序和應(yīng)用程序。系統(tǒng)程序用來簡化程序設(shè)計(jì)，簡化使用方編程序；為了進(jìn)一步實(shí)現(xiàn)程序自動化和便于程序交流，使不熟悉具體計(jì)算機(jī)的人也能很通過編譯系統(tǒng)產(chǎn)生編譯程序，也可通過解釋系統(tǒng)進(jìn)行解釋執(zhí)行；隨著計(jì)算機(jī)技術(shù)的日益發(fā)展，人們又創(chuàng)造出操作系統(tǒng)；隨著計(jì)算機(jī)在信息處理、檢索及各種管理系統(tǒng)中應(yīng)用的發(fā)展，要求大量處理某些數(shù)據(jù)，建立和檢索大量的表格，于是產(chǎn)生了數(shù)據(jù)庫管理系級，它由操作系統(tǒng)實(shí)現(xiàn)；第四級是匯編語言級，它給程序提供一種符號形式語言， 因?yàn)槿魏尾僮骺梢杂蓙韺?shí)現(xiàn)，也可以由硬件來實(shí)現(xiàn)；任何指令的執(zhí)行可以由硬件完成，也可以由來完成。實(shí)現(xiàn)這種轉(zhuǎn)化的媒介是與硬件的邏輯等價(jià)性。 應(yīng)用計(jì)算機(jī)是借助計(jì)算機(jī)為實(shí)現(xiàn)特定的信息系統(tǒng)功能段。在計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)221．（1）35[35][35]補(bǔ)[35]（3）127[127][127][127]（4）1[1][1][1]2．[x]a0（1）a00,x0,也滿足xa1→a6（2）a01,x0,要滿足x0.5,a1a01,a11,a2→a6-0.5=-0.1(2)=-0.100000=1,（1）x0,a00,a1→a63 [x]x=a0（2）x0,x只需-x0.5,x[x]x,0.5]補(bǔ)即[-x]a0*a1*a2a61a0*a1*a2a6a0a1a2a6a0a111,a2→a601（但不是“字長32位浮點(diǎn)數(shù)，階碼8位，用移碼表示，尾數(shù)23位，用補(bǔ)碼表示，基為2 E=Ms0,M11…1（111111111 E=Ms1,M00…0（1 正最 E=11…1，M=11…1，Ms=8 227 即：正最 E=00…0，M=100…0，Ms=8 21 負(fù)最 E=00…0，M=011…1，Ms=8 212) 2)

E=11…1，M=00…0，Ms822即2271 7 ,4 2即：22（0的負(fù)數(shù)）即：22(2[22 2) [221(1),22(212)IEEE75432x (1)s×（1M）×2E（1）27/64=0.011011=1.1011×2E=-2+127=125=0111最后表示為：0S=M=10110000000000000000（2）-27/64=-0.011011=1.1011×2E=-2+127=125=0111最后表示為：1S=M=10110000000000000000[x]補(bǔ)=0011011[y]補(bǔ)=00[x]00[y]+0000(2)x]補(bǔ)=0011011[y]補(bǔ)=11[x]00[y]+1100（3）[x]補(bǔ)=1101010y]補(bǔ)=11[x]00[y]+0011（1）[x]補(bǔ)=00 [-y]補(bǔ)=00[x]00[-y]+0001（2）[x]補(bǔ)=00 [-y]補(bǔ)=11[x]00[-y]+1111 5[x]00[-y]+00[x]00[-y]+00017．（1）用原碼陣列乘法器：[x]原=011011[y]原=1因符號位單獨(dú)考慮，|x|=110111101111111 [x×y]原=1[x]補(bǔ)=011011[y]補(bǔ)=1|x|=110111101111111 1 0 110 116 [x×y]補(bǔ)=1(2)[x]原=111111[y]原=1因符號位單獨(dú)考慮，|x|=111111111111011 1 [x×y]原=0[x]補(bǔ)=100001[y]補(bǔ)=1|x|=111111111111011 1 1 111 117 [x×y]補(bǔ)=08．(1)[x]原=[x]補(bǔ)=0 [-∣y∣]補(bǔ)=1X0 1111001左移1+[|y|] 0010001左移1 1000011左移0 1100111左移0+[|y|] 0101101左移0+[|y|] 0111001+[|y|] 0余數(shù)0[x÷y]原=1.11000x÷y=0 [∣x∣]補(bǔ)=0 [-∣y∣]補(bǔ)=1X0 11100108左移1+[|y|] 0111101左移1+[|y|] 0010011左移1 1001101左移0 1000001左移0 1101001+[|y|] 0余數(shù)0x÷y=09．(1)x2-011*0.100101,y2-010*(-0.011110)[x]浮=11101,0.100101[y]浮11110,-Ex-Ey= [x]浮 00.010010+11.1000111.110100 階 - - 00.010010 00.0111100110000 (2)x=2-101*(-0.010110),y=2- [x]浮11011,-[y]浮9x+y=1.010010*2=2*-Ex-Ey= =[x]浮 11.11010+00.0101100.00101規(guī)格化處理 階x+y= -

11.11010+11.1010111.01111 階 x-y=- -10．(1)Ex=0011,Mx=0.110100Ey=0100,My=0.100100Ez=Ex+Ey=0111 1101*0.100規(guī)格化 Ex=1110,Mx=Ey=0011,My=Ez=Ex-Ey=1110 1011[Mx]補(bǔ)=00.011010[My]00.111100,My]011000100010110

0.110110*2-

4CiAiBiAiCi1BiCiAiBi(AiBi)CiiBiiBi(AiBi1C1=G1+P1C0C2=G2+P2C1其中：G1G2=P1A1⊕B1（A1＋B1也對P2=C3=G3=P3=C4=G4=P4=C1=C2=C3= C4=12．(1)74181C4=Cn+4= G+PC0C00位進(jìn)位其中，G=y3+y2x3+y1x2x3+y0x1x2x3，P=x0x1x2x3，所以C5=C6=y5+x5C5=T”1.5TC0，由最低位傳送至C6需經(jīng)一個反相器、兩級“與或非”門，故產(chǎn)生C0的最長延遲時(shí)間為T+2*1.5T=最長求和時(shí)間應(yīng)從施加操作數(shù)到ALU算起：第一片74181有3級“與或非”門（產(chǎn)x0y0Cn+4）7418122級“與或非”門（進(jìn)位鏈），第74181求和邏輯（1級與或非門和1級半加器，設(shè)其延遲時(shí)間為t0=3*1.5T+2T+2*1.5T+1.5T+3T=13XiYiSi’，進(jìn)位為Ci+1’，校正后所得的余三碼和數(shù)為Si，進(jìn)位為Ci+1，則有：Xi=Xi3Xi2Xi1Xi0Yi=Yi3Yi2Yi1Yi0Si’=Si3’Si2’Si1’Si0’

十進(jìn)校

二進(jìn)加Xi3 Xi2 Xi1 Xi0Ci+11時(shí)，SiCi+10時(shí)，Si

Si=AiBiCi+AiBiCi+AiBiCi+“ 15．設(shè)計(jì)思想：電路由三部分構(gòu)成：ALU完成定點(diǎn)加減法運(yùn)算和邏輯運(yùn)算，的陣列乘法器完成乘法運(yùn)算，的陣列除法器完成除法操作。邏輯圖可參考主圖2.7和圖2.9。41操作可以單獨(dú)設(shè)計(jì)電路實(shí)現(xiàn)，也可以將被加數(shù)強(qiáng)制為＋1利用加減法器實(shí)現(xiàn)；傳送操作可以利用加減法器實(shí)現(xiàn)，第二加數(shù)強(qiáng)制為0；邏輯乘和取反操作可設(shè)計(jì)單獨(dú)的邏輯運(yùn)算電路，用與門和反相器實(shí)現(xiàn)；取補(bǔ)電路單獨(dú)設(shè)計(jì)，參見主圖2.6；乘法操作可單獨(dú)設(shè)計(jì)高速乘法器，電路參見主圖2.7。74181S3～S0MS2～S0三根信號，主表2.5（功能表中的算術(shù)運(yùn)算和邏輯運(yùn)算相應(yīng)進(jìn)行簡化，去除冗余操作和可替代操作：000:001:010:011:100:A加101:A減B110:A111:其中，000～011為四種邏輯運(yùn)算，100～111為四種算術(shù)運(yùn)算。根據(jù)功能表可以很容易地設(shè)&1(1)220*8

4M字1024K*512K*

2*481位地址作選2624(3)主存共需DRAM為：4×32=128(片每個內(nèi)存條有32片DRAM，容量為16M×64位，需24根地址線(A23~A0)完成內(nèi)存條內(nèi)單元尋址。一共有4塊內(nèi)存條，采用2根地址線(A25~A24)，通過2：4譯(1)根據(jù)題意，總?cè)萘繛?4KB，故地址總線需16位?，F(xiàn)使用16K*8位DRAM，共需16片。本身地址線占14位，所以采用位并聯(lián)與地址串聯(lián)相結(jié)合的方法來組成整個器，其組成邏輯圖，其中使用一片2：4譯。(2)根據(jù)已知條件，CPU在1us內(nèi)至少訪存一次，而整個器的平均讀/寫周期為0.5us，如果采用集中刷新，有64us的死時(shí)間，肯定不行1us假定16K*1位的DRAM用128*128矩陣元構(gòu)成，刷新時(shí)只對128行進(jìn)行異步方式刷新，則刷新間隔為2ms/128=15.6us，可取刷新信號周期15us。 2：4 1024K* 128K*

32 (1)2/2=4（塊(2/2)×(64位/8位)=32（片 3:8譯如果選擇一個行地址進(jìn)行刷新，刷新地址為A0-A8，因此這一行上的2048個元同8ms5128ms512次刷新操作的集中刷新方式，或按8ms/512=15.5us刷新一次的異步刷新方式。 所設(shè)計(jì)的器單元數(shù)為1M，字長為32，故地址長度為20位（A19~A0），所用存256K1618位（A17~A0）。由此可用位并聯(lián)方式與地址串聯(lián)方式相結(jié)合的方法組成組成整個器，共8片RAM，并使用一片2：4譯。其器結(jié)構(gòu)。

CS

~CS

D31?D16(高16位

CS CS CS CSW/

W/CS CS CS CSW/6.（1）1616128K＝217178

D15?D0(低16位

數(shù)

譯

7.(1)小組譯使用3：8RAM1~RAM5各用兩片8K*8的位并聯(lián)連

3:8譯順序器和交叉器連續(xù)讀出m=8個字的信息總量都是q64位*8512順序器和交叉器連續(xù)讀出8個字所需的時(shí)間分別是t1=mT=8*100ns=8*10-t2T 1)100ns7*50ns450ns4.5*107順序器和交叉器的帶寬分別是W1q/t1512(8*10764107[位W2q/t2512(4.5*107)113.8107[位cache中H NNcN

2420

r cache/e

e r r

*100% 6 6)*

*100%平均時(shí)間TaTa

h*tc+(1-h)*tm=tat tth c5040T，總線傳送周期為τ(1)t=(T+5τ+6t0)*80=80T+400τ+480(2)t=(T+7τ+8t0)*60=60T+420τ+48016707位。777

—3.(1)RROP26=644.(1)雙字長二地址指令，用于器。操作碼字段可指定64種操作(2)RS型指令，一個操作數(shù)在通用寄存器（16個）(3)有效地址可通過變址尋址求得，即有效地址等于變址寄存器（16個）內(nèi)容加上位移(2)23=8(3)24=167.4062664M字，則設(shè)尋址模式（X）2位，格式如下：31262524 X00X01DX=10變址尋址有效地址E=(RX)＋D（可尋址64M個單元X=11相對尋址有效地址E=（PC）＋D（可尋址64M個單元 RX為變址寄存器（32位），PC為程序計(jì)數(shù)器（32位）8.(1)506位，42 X=X=X=X=

寄存器尋址方式。D416寄存器間接尋址方式。D416個通用寄存器。E=RX)。立即尋址方式。D字段給出24位立即數(shù)。直接尋址方式。D24位內(nèi)存地址。ED(2)尋址模式字段變成3位，可以支持的尋址方式。可增加相對尋址方式，其有效地址E=PC+D；還可使用內(nèi)存間接尋址，此時(shí)有效地址E=（D）。16個通用寄存器占4位，64種操作占6位，剩下22位用于器地址 采用R為基址寄存器尋址，地址＝（R）＋D當(dāng)基址最大，D也是最大的時(shí)候，尋址能力最大而寄存器是32位的，故最大空間是232＋222=4GB＋4MB4.9295位。設(shè)這些指令支持立即尋址、寄存器基址尋址等9種尋址方式。并設(shè)計(jì)算機(jī)字長為32位：

(4)STO

PC0,G,R/W=RDR0,G,R20,G,ARiR10,G,R/W (R3),R0M-

R30,G,R/W=RDR0,G,R0i R

T1，T2，T3T1T2T3=400ns，所以主脈沖源的頻率應(yīng)為f T

5MHz的邏輯電路圖與時(shí)序信號關(guān)系圖。根據(jù)時(shí)序信號關(guān)系，T1，T2，T3三個節(jié)拍脈沖的邏輯表T1C1*C T2C T3T1用與門實(shí)現(xiàn)，T2T3C2的QC1Q端加非門實(shí)現(xiàn)，其目的在于保持信號輸出時(shí)延時(shí)間的一致性并與環(huán)形脈沖發(fā)生器。 R

DQDQ QQDQQDQQDDQDQQQDQQDQQDQQ (80*31)M=S3=

964字8S2=A+B+H+D+E+F+GS1=A+B+F+GC= 經(jīng)分析，（d,i,j）和（e,f,h）可分別組成兩個小組或兩個字段，然后進(jìn)行譯碼，可得六a,b,c,g四個微命令信號可進(jìn)行直接控制，其整個控制字段組成如10101111P11IR6、IR5P21C轉(zhuǎn)移

SD

D7

D(1)C，DALUA，BC，D外，其余7個寄存器都雙向接到單總線上。移位

1 1 取取源操取目的送回繼指令地

測(1)449512單元。微命令字段則是（48-4-=35對應(yīng)上述微指令格式的微程序控制器邏輯框圖。其中微地址寄存器對應(yīng)下地址字，P字段即為判別測試字段，控制字段即為微命令字段，后兩部分組成微指令寄OP碼、各種狀態(tài)條件以及判別測試字段所給的判別標(biāo)志（某一位為1），其輸出修改微地址寄存器的適當(dāng)位數(shù)，從而實(shí)現(xiàn)微指令寄存器 狀態(tài)條…地址譯 微地址寄存 地址轉(zhuǎn)控制P

…(1)max{i}22

空間 1234 1516171819 1 34

1234123412341234

時(shí)間0t1t2t3t4t5t6t7t8 t19H (K

(5 1)*100

8.33*106/S

(K

20*205

空間 空間

1234567I1I2I3I4

時(shí)間T圖 I2I3I4 IFI1I2I3I41234567

時(shí)間T圖8544I32I12證：設(shè)n條指令，K級流水，每次流水時(shí)間τ Tp=Kτ+(n?1)τHp Ts=Hs n

K(n-

Kn

K n n=1時(shí)

1n>1Ts>Tp，故流水線有更高吞吐

取/

WW 譯碼譯碼I1I2I2I3I4I5I6I6執(zhí)行I1I2I2I3I5I4I3I6I3寫回I1I2II4I6 的信息傳送都通過這組總線。其結(jié)構(gòu)。單總線的優(yōu)點(diǎn)是允許I/O設(shè)備之間或I/OCPUCPU干預(yù)信息的交換。

…CPU總線，系統(tǒng)總線和高速總線彼此相連，各…(1)簡化了硬件的設(shè)計(jì)。從硬件的角度看，面向總線是由總線接口代替了專門的I/O接口，由總線規(guī)范給出了傳輸線和信號的規(guī)定，并對器、I/O設(shè)備和CPU如何掛在總線上都作了具體的規(guī)定，所以，面向總線的微型計(jì)算機(jī)設(shè)計(jì)只要按照這些規(guī)定制作CPU插件、器插件以及I/O插件等，將它們連入總線即可工作，而不必考慮總線的詳細(xì)操能充僅僅要總線一些新件插件機(jī)的位置往有嚴(yán)系統(tǒng)更新性能好。因?yàn)镃PU、器、I/O接口等都是按總線規(guī)約掛到總線上的，因而 “A”ASCII41H01000001B，10；“8”38H00111000B，11停起數(shù)數(shù)數(shù)數(shù)數(shù)數(shù)數(shù)數(shù)校停起數(shù)數(shù)數(shù)數(shù)數(shù)數(shù)數(shù)數(shù)校停止始據(jù)據(jù)據(jù)據(jù)據(jù)據(jù)據(jù)據(jù)驗(yàn)止始據(jù)據(jù)據(jù)據(jù)據(jù)據(jù)據(jù)據(jù)驗(yàn)止位0123456 0123456設(shè)備 設(shè)備 RinRout信號有效時(shí)，鎖Rout信號無效時(shí)，設(shè)

D 裁 設(shè)備接口 設(shè)備接口 設(shè)備接口… 器設(shè)備接口 設(shè)備接口 設(shè)備接口 仲裁總線ABi競

設(shè)備競

設(shè)備競接其它13.總線周期用于對內(nèi)存讀寫，I/O總線周期對接口中的端口進(jìn)行讀寫PCIHOST橋、PCI/LAGACY總線橋、PCI/PCIPCI總線體系結(jié)構(gòu)中一條總線的地址空間到另一條總線的地址空間上，從而使系統(tǒng)中任意一個總線主設(shè)CPU的需要出現(xiàn)在總線上。由上可見，以橋連接實(shí)現(xiàn)的PCI總線結(jié)構(gòu)具有很好的擴(kuò)充分布式仲裁不需要仲裁器，每個潛在的主方功能模塊都有自己的仲裁號和仲裁器。仲裁總線ABi競

設(shè)備競

設(shè)備競接其它地址 地?cái)?shù)據(jù) 數(shù)認(rèn)DrT1/fDr＝T/D=D×1/ｆ＝8B×70=PCI總線：是一種不依附于某個具體處理器的局部總線，支持10種外設(shè)，并能在高時(shí)鐘頻率下保持高性能?？偩€時(shí)鐘頻率為33.3MHz/66MHz，最大數(shù)據(jù)傳輸速率133MB/s，CPU32位（5V）/64位（3.3V），能自動識別外設(shè)?？偩€具有與處理器和器子系統(tǒng)完全并行操作的能力，具有隱含的仲裁系統(tǒng)，采用多路復(fù)用方式（地址線和數(shù)據(jù)線）64位尋址，InfiniBand標(biāo)準(zhǔn)：針對處理器和智能I/O設(shè)備之間數(shù)據(jù)流而一種新體系結(jié)構(gòu)，用于PCIInfiniBand結(jié)構(gòu)將允許服務(wù)器提供更高的帶寬和可擴(kuò)展能力，并增強(qiáng)了設(shè)備擴(kuò)充的靈活性。InfiniBand允許服務(wù)器，器，其他網(wǎng)絡(luò)設(shè)備接入到一個由開關(guān)和鏈路組成的開關(guān)網(wǎng)帶，可連接多達(dá)64000個服務(wù)器，1024*1024*8*

tBtstl，讀寫一塊信息的傳輸時(shí)間為tm，則tB=假設(shè)磁盤以每秒r轉(zhuǎn)速率旋轉(zhuǎn)，每條磁道容量為N個字，則數(shù)據(jù)傳輸率=rN個字/秒。n，因而一旦讀寫頭定位在該塊始端，就能在tmnrN)秒的時(shí)tl是磁盤旋轉(zhuǎn)半周的時(shí)間，tl=（1/2r）tBts

[秒185000B/4000轉(zhuǎn)/

2775B/2775B/2*220*2775=7．(1)275*12288*4=最密度D1按最小磁道半徑R1計(jì)算（R1=115mm）：D1=12288字節(jié)/2πR1=17字節(jié)/mmD2R2R2=R1+（275÷5）=115+55=D212288字節(jié)2πR211.5

*12288600KB/

*2

*1000臺 柱面(磁道) 盤面(磁頭) 扇區(qū)445121660

*

2

*1000Dr96

480KB/9．(1)D

128000字節(jié)/ 2m/

64000字節(jié)t 128000/秒

lv*t2m/s*

sL0.014m l

19867故磁帶器有效容量19867塊*1K19867K10．(1)磁盤內(nèi)徑為：9英寸-54內(nèi)層磁道周長為2R2*3.14*531.4英1000位/英寸*31.43.14*104位磁盤有100道/英寸*5英寸=500道盤片組總?cè)萘浚?0*500*3.14*1043.14*1083143.14*1041MB/3.925*103B/

267s16020/分 /500*10-3)*2+4*10-3]*1000=(2)[(30*10-3+5*10- /1000*10-3)*2+4*10-3]*1000(1)容量從大到小依次為：活動頭磁盤器，MO磁盤，CD-ROM器，主存，周期從大到小依次為：CD-ROM器，MO磁盤，活動頭磁盤器，主存，(2)可構(gòu)成如下的多級體系寄存器 主 MO磁盤和CD-ROM (3)CPUCPUCPU與外存之間不存在直接的數(shù)據(jù)通路，CPU硬盤和光盤時(shí)都需要先將信息調(diào)入主存。13．刷新器是用來一圖像信息以不斷提供刷新圖像的信號。其容量由圖像分辨1024*1024*24bit=14．(1)1024*768*3=2.25MB(2)1024*768*3B*72/s=162MB/s組織設(shè)備和內(nèi)存進(jìn)行數(shù)據(jù)傳輸；控制設(shè)備；選擇；數(shù)組多路；字節(jié)多ABBIM30ADGT1=t1+t2+t3+t4+tAT2=t1+t2+t3+t4+tDT3=TT1+T2+T33*(t1+t2+t3+