數(shù)字系統(tǒng)仿真vhdl設(shè)計第一、二章 EDA與PLD課件

數(shù)字系統(tǒng)仿真VHDL設(shè)計陳穎琪

數(shù)字系統(tǒng)仿真VHDL設(shè)計陳穎琪第1章EDA技術(shù)概述第1章第1章EDA技術(shù)概述1.1EDA技術(shù)及其發(fā)展概況1.2EDA技術(shù)的基本特征和設(shè)計工具1.3EDA技術(shù)的的實現(xiàn)目標和設(shè)計流程1.4硬件描述語言（HardwareDescriptionLanguage）概述1.5EDA技術(shù)和ASIC設(shè)計1.6EDA技術(shù)的發(fā)展趨勢第1章EDA技術(shù)概述1.1EDA技術(shù)及其發(fā)展概況第1章EDA技術(shù)概述1.1EDA技術(shù)及其發(fā)展概況Electronic

DesignAutomation：電子設(shè)計自動化是一整套電子系統(tǒng)設(shè)計軟件工具，由CAD，CAM，CAT，CAE發(fā)展而來是電子CAD通用軟件包，以計算機為平臺，融合應(yīng)用電子技術(shù)，計算機技術(shù)，智能化技術(shù)

可輔助進行：集成電路（IC）設(shè)計電子電路設(shè)計

PCB設(shè)計

與微電子技術(shù)、計算機技術(shù)、設(shè)計工藝同步發(fā)展。EDA軟件-開發(fā)環(huán)境計算機-開發(fā)工具器件FPGA/CPLD-硬件載體硬件描述語言-表達設(shè)計意圖第1章EDA技術(shù)概述1.1EDA技術(shù)及其發(fā)展概況EDA軟EDA技術(shù)的發(fā)展階段

20世紀70~80年代CAD階段 孤立的程序，計算機運行速度，存儲量，圖形功能限制 邏輯仿真、印刷電路板（PCB）、IC版圖編輯，CAD概念產(chǎn)生。計算，繪圖速度受限，程序間數(shù)據(jù)無統(tǒng)一格式，傳輸交換不便。

20世紀80年代后期EDA發(fā)展的中級階段計算機輔助工程（CAE）階段。電路仿真，IC布圖，IC版圖參數(shù)提取，PCB布圖檢驗，設(shè)計文檔制作。與初期比，簡單的圖形編輯+電路功能設(shè)計和圖形設(shè)計通過電氣功能網(wǎng)表將兩者聯(lián)系在一起，實現(xiàn)工程設(shè)計。EDA技術(shù)的發(fā)展階段20世紀70~80年代CAEDA技術(shù)的發(fā)展

20世紀90年代以后是設(shè)計自動化EDA階段 電子系統(tǒng)：朝著多功能、高速度、智能化的方向發(fā)展，要求IC設(shè)計短時間內(nèi)高效完成；集成度的提高，使復(fù)雜電子系統(tǒng)可在一個集成電路芯片上實現(xiàn)，要求EDA技術(shù)從電子系統(tǒng)的功能和行為描述開始，綜合設(shè)計出邏輯電路，并自動地映射到可供生產(chǎn)的IC版圖。這一高級設(shè)計技術(shù)讓EDA真正進入了自動化時代。進入21世紀后，EDA技術(shù)開始進如一個嶄新的時代，突出表現(xiàn)在以下幾個方面：EDA技術(shù)的發(fā)展20世紀90年代以后是設(shè)計自動化EDA技術(shù)的發(fā)展1、電子技術(shù)各個領(lǐng)域全面融入EDA技術(shù)，除了數(shù)字電子技術(shù)之外，傳統(tǒng)電路系統(tǒng)設(shè)計建模理念發(fā)生重大變化：軟件無線電技術(shù)、硬件描述語言的表達和設(shè)計標準化、可編程器件的出現(xiàn)，數(shù)字信號處理和圖像處理的全硬件實現(xiàn)方案的推出，軟硬件技術(shù)的進一步融合等等。2、IP（IntellectualProperty知識產(chǎn)權(quán)）核得到廣泛應(yīng)用，基于IP核的SOC（SystemonChip片上系統(tǒng)）技術(shù)日趨成熟，電子設(shè)計的知識產(chǎn)權(quán)得到表達和確認。3、FPGA實現(xiàn)DSP成為可能，使得基于FPGA的高速數(shù)字信號技術(shù)得以實現(xiàn)4、嵌入式微處理器軟核推出，F(xiàn)PGA、CPLD的規(guī)模越來越大，讓SOPC（可編程片上系統(tǒng)）技術(shù)進入大規(guī)模應(yīng)用，在一片F(xiàn)PGA上實現(xiàn)完備的DSP系統(tǒng)成為可能。5、在仿真和設(shè)計兩方面支持HDL（硬件描述語言）的EDA軟件不斷推出，系統(tǒng)級，行為級HDL讓復(fù)雜的電子系統(tǒng)設(shè)計和驗證趨于簡單。6、EDA技術(shù)加快了電子設(shè)計領(lǐng)域各學科之間的滲透和融合

：模擬數(shù)字，軟件硬件，系統(tǒng)器件，ASIC/FPGA，行為與結(jié)構(gòu)，標準單元庫/IP核EDA技術(shù)的發(fā)展1、電子技術(shù)各個領(lǐng)域全面融入EDA技術(shù)，除了EDA技術(shù)的基本特征1.2EDA技術(shù)的基本特征和設(shè)計工具1.2.1基本特征

1、硬件描述語言設(shè)計輸入

2、“自頂而下”設(shè)計方法

3、邏輯綜合和優(yōu)化

4、開放性和標準化

5、庫（Library）EDA技術(shù)的基本特征1.2EDA技術(shù)的基本特征和設(shè)計工具EDA設(shè)計工具

1.2.2EDA設(shè)計工具

1、設(shè)計輸入工具（編輯器） 文字編輯器：數(shù)字電路VHDL，Verilog，模擬電路SPICE

圖形編輯器：版圖幾何圖形，硬件系統(tǒng)方框圖，原理圖 典型的原理圖輸入工具至少應(yīng)該包括以下三個方面： （1）基本單元符號庫：圖形符號和仿真模型 （2）原理圖編輯的編輯功能 （3）產(chǎn)生網(wǎng)表的功能

2、設(shè)計仿真工具（仿真器） 模擬器

3、檢查/分析工具

版圖，邏輯連接，時序分析CadenceEDA設(shè)計工具

1.2.2EDA設(shè)計工具EDA設(shè)計工具

4、優(yōu)化/綜合工具 高層次-〉低層次，行為-〉結(jié)構(gòu)Synopsys：DC 5、布局和布線工具（適配器） 針對具體器件

6、下載工具（編程器） 將設(shè)計適配后輸出的文件下載到PLD器件，實現(xiàn)硬件

7、PCB設(shè)計工具

Protel 8、模擬電路仿真工具

SPICEEDA設(shè)計工具

4、優(yōu)化/綜合工具EDA設(shè)計工具

一些IC前端設(shè)計工具

（1）代碼輸入：

語言輸入：

SummitVisualHDL

Summit

Renior

Mentor

圖形輸入：

composer

Candence

Viewlogic

Viewdraw

（2）電路仿真：數(shù)字電路仿真

Verilog：

VCS

Synopsys

Verilog—XL

Candence

modle-sim

Mentor

Vhdl：

VSS

Synopsys

NC—vhdl

Candence

modle-sim

Mentor

模擬電路仿真

Hsipce

Synopsys

SpectreSimulator，Pspice

Cadence

SmartSpice

Silvaco

（3）邏輯綜合：

DCExpert

Synopsys

BuilderGates

Cadence

BlasterRTL

Magama

Synplify

PRO

SynplifyEDA設(shè)計工具

一些IC前端設(shè)計工具

（1）代碼輸入：

EDA技術(shù)優(yōu)勢1.2.3EDA技術(shù)的優(yōu)勢

1、采用硬件描述語言，便于復(fù)雜系統(tǒng)的設(shè)計

2、強大的系統(tǒng)建模和電路仿真功能

3、具有自主的知識產(chǎn)權(quán)

4、開發(fā)技術(shù)的標準化和規(guī)范化

5、全方面利用計算機的自動設(shè)計、仿真和測試技術(shù)

6、對設(shè)計者的硬件知識和硬件經(jīng)驗要求低EDA技術(shù)優(yōu)勢1.2.3EDA技術(shù)的優(yōu)勢EDA技術(shù)實現(xiàn)目標1.3EDA技術(shù)的的實現(xiàn)目標和設(shè)計流程1.3.1實現(xiàn)目標 四個應(yīng)用領(lǐng)域：

1、印刷電路板設(shè)計（PCB）

2、集成電路設(shè)計（IC或ASIC）

3、可編程邏輯器件設(shè)計（FPGA/CPLD) 4、混合電路設(shè)計不同學科：電子技術(shù)-非電子技術(shù)不同模式：模擬電路-DSP、電路級-器件級、不同層次：行為級，寄存器級，門級，開關(guān)級混合設(shè)計

EDA技術(shù)實現(xiàn)目標1.3EDA技術(shù)的的實現(xiàn)目標和設(shè)計流程EDA技術(shù)應(yīng)用層次和范疇EDA工具數(shù)字系統(tǒng)模塊化設(shè)計數(shù)字電路設(shè)計FPGA設(shè)計PCB設(shè)計ASIC版圖設(shè)計混合電路設(shè)計模擬電路設(shè)計器件模型庫系統(tǒng)仿真系統(tǒng)級電路級物理實現(xiàn)級EDA技術(shù)應(yīng)用層次和范疇EDA工具數(shù)字系統(tǒng)模塊化設(shè)計數(shù)字電路EDA技術(shù)主要流程1.3.2EDA設(shè)計的主要流程EDA技術(shù)主要流程1.3.2EDA設(shè)計的主要流程數(shù)字集成電路設(shè)計流程文檔子系統(tǒng)行為級描述RTL邏輯圖布爾表達式門級網(wǎng)表電路表示到幾何表示轉(zhuǎn)化形成掩模版圖數(shù)字集成電路設(shè)計流程文檔子系統(tǒng)行為級描述RTL邏輯圖門級網(wǎng)模擬集成電路的設(shè)計流程模擬集成電路的設(shè)計流程硬件描述語言1.4硬件描述語言HardwareDiscriptionLanguage

可以描述硬件電路的功能，信號連接關(guān)系及定時（時序）關(guān)系的語言，形式化方法描述數(shù)字電路和設(shè)計數(shù)字電路系統(tǒng)的語言。VHDL 1983，美國國防部發(fā)起創(chuàng)建。

1987，1993，2002IEEE標準1076

描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。

硬件描述語言1.4硬件描述語言HardwareDiscrVHDLVHDL的程序結(jié)構(gòu)特點： 更強的行為描述能力；是設(shè)計語言，標準網(wǎng)表格式，也是仿真語言；實體，程序包，庫概念支持大規(guī)模設(shè)計，利用已有設(shè)計重用；可利用EDA工具進行綜合，生成電路；與具體硬件結(jié)構(gòu)和實現(xiàn)工藝無關(guān)VHDLVHDL的程序結(jié)構(gòu)特點：VerilogVerilogHDL

1983——GatewayDesignAutomation1989——CandencepurchasedGateway1990——CandencereleasedVerilogtopublic1995——IEEEVerilog136419952001——IEEEVerilog13642001 VerilogHDL是在C語言基礎(chǔ)上發(fā)展而來的HDL，簡潔，高效，易用

VerilogHDL和VHDL是目前世界上最流行的兩種硬件描述語言

VerilogVerilogHDLABEL-HDLABEL-HDL ABEL設(shè)計語言是一種最基本的HDL，與VerilogHDL屬于同一級別，但其特性和受支持程度遠不如Verilog。ABEL從PLD設(shè)計中發(fā)展而來Verilog從IC設(shè)計中發(fā)展而來特點：格式簡潔，編譯要求寬松。應(yīng)用場合越來越少ABEL-HDLABEL-HDL不同層次的描述方式設(shè)計層次行為描述結(jié)構(gòu)描述系統(tǒng)級systemlevel系統(tǒng)算法系統(tǒng)邏輯框圖RTL級（寄存器傳輸級）registertransferlevel數(shù)據(jù)流圖，真值表，狀態(tài)機寄存器，ALU，ROM等分模塊描述門級gate-level布爾方程，真值表邏輯門，觸發(fā)器，鎖存器構(gòu)成的邏輯圖版圖級layout-level幾何圖形圖形連接關(guān)系不同層次的描述方式設(shè)計層次行為描述結(jié)構(gòu)描述系統(tǒng)級systeHDL比較Verilog和VHDL的比較

二者主要區(qū)別在邏輯表達描述級別：VHDL：更適合于行為級描述，適用于電路高級建模，較適合于FPGA/CPLD目標器件設(shè)計。入門相對較難，熟悉后設(shè)計效率高于verilogVerilog：RTL級硬件描述語言，適合于RTL級和更低層次的門電路級描述，更適合于直接的集成電路或ASIC設(shè)計。易學易用，入門容易

HDL比較Verilog和VHDL的比較EDA技術(shù)和ASIC設(shè)計1.5EDA技術(shù)和ASIC設(shè)計1.5.1ASIC的特點和分類ASIC(ApplicationSpecificIntegratedCircuit)專用集成電路應(yīng)專門用戶要求和特定應(yīng)用領(lǐng)域的需要而設(shè)計、制造的集成電路。特點：面向特定用戶的需求，批量生產(chǎn)時與通用IC相比體積更小、功耗更低、可靠性高、性能高、保密性強、成本低。

EDA技術(shù)和ASIC設(shè)計1.5EDA技術(shù)和ASIC設(shè)計數(shù)字集成電路分類數(shù)字集成電路分類數(shù)字集成電路標準電路用戶定制電路RAM，ROM，SSI，LSI，如74系列，CMOS軟件組態(tài)的微處理器，CPU，DSP，PLC全定制電路半定制電路門陣列標準單元陣列可編程器件PLDPROM，PLA，PAL，GAL，CPLDFPGA數(shù)字集成電路分類數(shù)字集成電路分類數(shù)字集成電路標準電路用戶定制ASIC特點和分類ASIC分類1.按功能分數(shù)字模擬數(shù)?；旌衔⒉?.按使用材料硅最常用，數(shù)字/模擬/數(shù)?；旌螦SICMOS型70%，雙極型16%，BiCMOS型11%砷化鎵高速抗輻射工作溫度寬，微波ASICASIC特點和分類ASIC分類ASIC特點和分類3.按設(shè)計方法 全定制，各層掩模按特定電路功能專門制造半定制，有約束性的設(shè)計門陣列：預(yù)先制好的硅陣列，包含基本邏輯門和觸發(fā)器，片上留有布線區(qū)標準單元：將預(yù)先配置好的經(jīng)過測試有一定功能的邏輯塊作為標準單元，存放在數(shù)據(jù)庫，供設(shè)計時調(diào)用，在版圖級完成與電路一一對應(yīng)的最終設(shè)計PLDASIC特點和分類ASIC設(shè)計方法1.5.2ASIC的設(shè)計方法

ASIC設(shè)計方法1.5.2ASIC的設(shè)計方法IP核概念與SOC設(shè)計1.5.3IP核復(fù)用技術(shù)與SOC設(shè)計

1、IP核的基本概念

IP，原意知識產(chǎn)權(quán)，著作權(quán)。 在IC設(shè)計領(lǐng)域，可理解為用于ASIC或FPGA/CPLD中的預(yù)先設(shè)計好的電路功能模塊。 與IC工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中IC設(shè)計復(fù)用：復(fù)用以前的IP，利用已有的或第三方IP作為宏單元進行系統(tǒng)集成，形成完整的系統(tǒng)。IP核概念與SOC設(shè)計1.5.3IP核復(fù)用技術(shù)與SOC設(shè)計IP核種類IP核種類----硬核，固核，軟核硬核以版圖形式描述基于一定設(shè)計工藝，設(shè)計者不能修改，系統(tǒng)設(shè)計布局布線難，靈活性較差有效保護知識產(chǎn)權(quán)固核由RTL描述和可綜合的網(wǎng)表組成可在系統(tǒng)級重新布局布線，按規(guī)定增減部分功能實現(xiàn)技術(shù)不能更改，不同廠家固核不能互換，靈活性較差軟核完全用HDL語言描述與實現(xiàn)技術(shù)無關(guān)，可按需要進行修改可在系統(tǒng)設(shè)計中重新布局布線靈活性較大時序不確定，增加系統(tǒng)設(shè)計后測試的難度IP核種類IP核種類----硬核，固核，軟核IP核內(nèi)容IP核內(nèi)容功能描述文件說明IP功能時序要求設(shè)計實現(xiàn)文件具體設(shè)計設(shè)計驗證文件仿真驗證用綜合描述文件指導(dǎo)軟核綜合IP核內(nèi)容IP核內(nèi)容SOC設(shè)計

2、SOC設(shè)計

SystemonChip，系統(tǒng)級芯片,片上系統(tǒng) 是一個有專用目標的集成電路,包含功能完整的一個系統(tǒng)并有嵌入軟件的全部內(nèi)容。 也是一種技術(shù),用以實現(xiàn)從確定系統(tǒng)功能開始,到軟/硬件劃分,并完成設(shè)計的整個過程。

SOC設(shè)計 2、SOC設(shè)計基于IP模塊的SOC設(shè)計方法含時序的全功能指令集，體系結(jié)構(gòu)總線功能時序模型測試模型平面物理模型電規(guī)則檢查周期精度的全功能IP模塊設(shè)計IP模型生成設(shè)計修正基于IP模塊的SOC設(shè)計方法采用自頂向下的設(shè)計和綜合技術(shù)，大量IP模塊的復(fù)用集成為特點功能設(shè)計詳細時序設(shè)計物理設(shè)計系統(tǒng)級芯片軟件設(shè)計IP模塊設(shè)計IP驗證模型層次IP模塊集成使用基于IP模塊的SOC設(shè)計方法含時序的全功能指令集，體系結(jié)構(gòu)總基于IP的SoC設(shè)計的關(guān)鍵技術(shù)基于IP的SoC設(shè)計的關(guān)鍵技術(shù)系統(tǒng)級設(shè)計方法 總線架構(gòu)技術(shù)、軟硬件協(xié)同設(shè)計技術(shù)

IP核的設(shè)計和使用 設(shè)計，測試，驗證技術(shù)、仿真技術(shù)，低功耗設(shè)計技術(shù) 超深亞微米集成電路設(shè)計實現(xiàn)技術(shù)

此外還要做嵌入式軟件移植、開發(fā)研究,是一門跨學科的新興研究領(lǐng)域。

IP核可復(fù)用技術(shù)是SOC設(shè)計中關(guān)鍵，和保證系統(tǒng)及芯片開發(fā)效率和質(zhì)量的重要手段。SoC的實現(xiàn)全定制ICFPGA/CPLDSOPC：SystemonProgrammableChip可編程片上系統(tǒng)基于IP的SoC設(shè)計的關(guān)鍵技術(shù)基于IP的SoC設(shè)計的關(guān)鍵技術(shù)EDA技術(shù)的發(fā)展趨勢1.6EDA技術(shù)的發(fā)展趨勢

1、高性能EDA工具將得到進一步發(fā)展 新的系統(tǒng)級設(shè)計設(shè)計和驗證語言,混合仿真工具systemC/systemverilog/C/C++

2、EDA技術(shù)將使ASIC和FPGA逐步走向融合 許多PLD公司為ASIC提供FPGA內(nèi)核，可用于修改設(shè)計問題，提高ASIC設(shè)計靈活性

3、EDA技術(shù)的應(yīng)用領(lǐng)域越來越廣泛EDA技術(shù)的發(fā)展趨勢1.6EDA技術(shù)的發(fā)展趨勢第2章可編程邏輯器件基礎(chǔ)第2章第2章可編程邏輯器件基礎(chǔ)2.1PLD入門2.2基于乘積項（Product-Term）的PLD的基本結(jié)構(gòu)原理2.3基于查找表（lookuptable）的FPGA的基本結(jié)構(gòu)原理2.4PLD的基本資源2.5PLD的編程元件2.6PLD的設(shè)計開發(fā)流程和開發(fā)工具2.7CPLD/FPGA廠商2.8CPLD/FPGA比較第2章可編程邏輯器件基礎(chǔ)2.1PLD入門第2章可編程邏輯器件基礎(chǔ)2.1可編程邏輯器件入門PLD可編程邏輯器件（ProgramableLogicDevice）FPGA現(xiàn)場可編程門陣列（FieldProgramableGateArray)兩者的功能基本相同，只是實現(xiàn)原理略有不同，可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或PLD/FPGA。CPLD復(fù)雜可編程邏輯器件（ComplexProgramableLogicDevice）第2章可編程邏輯器件基礎(chǔ)2.1可編程邏輯器件入門RDDQ

QSD第2章可編程邏輯器件基礎(chǔ)PLDLogicAmoebaProgrammablelogicdeviceRD第2章可編程邏輯器件基礎(chǔ)PLDLogicAmo2.1.1可編程邏輯器件發(fā)展歷程Programmablelogicdevice低密度20世紀70年代PROM和PLAprogrammablelogicarray，F(xiàn)use熔絲編程結(jié)構(gòu)70年代末AMDPALprogrammablearraylogic80年代初LatticeGALgenericarraylogic，E2PROM技術(shù)高密度80年代中AlteraEPLDerasableprogrammablelogicdevice，E2PROMorFlash technologyXilinxFPGAfieldprogrammablegatearray，SRAMtechnology90年代CPLD，complexPLD,Lattice提出ISP技術(shù)近年SOPC技術(shù)，高度集成化第2章可編程邏輯器件基礎(chǔ)2.1.1可編程邏輯器件發(fā)展歷程第2章可編程邏輯器件基礎(chǔ)2.1.2PLD器件的分類

1）PLD器件的分類－－按集成度 低密度500-750門以下PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成較小規(guī)模的邏輯電路 高密度，已經(jīng)有超過400萬門的器件EPLD,CPLD,FPGA可用于設(shè)計大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到SOC（SystemOnaChip）PLD器件的分類－－按集成度

2.1.2PLD器件的分類PLD器件的分類－－按集成度

PLD器件的分類－－按編程工藝2）PLD器件的分類－－按編程工藝熔絲或反熔絲編程器件－－Actel的FPGA器件體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設(shè)計初期階段不靈活SRAM－－大多數(shù)公司的FPGA器件可反復(fù)編程，實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu)每次上電需重新下載，實際應(yīng)用時需外掛EEPROM用于保存程序ROM－－大多數(shù)CPLD器件基于EPROM，EEPROM或FLASH可反復(fù)編程不用每次上電重新下載，但相對速度慢，功耗較大PLD器件的分類－－按編程工藝2）PLD器件的分類－－按編程3)PLD器件的分類－－按器件結(jié)構(gòu)基于乘積項（Product-Term)的PLD結(jié)構(gòu)

與或陣列通過修改固定內(nèi)部電路的邏輯功能來編程，實現(xiàn)“積之和”形式的布爾邏輯函數(shù)大部分PLD，CPLD基于查找表（LUT，LookUpTable)的PLD結(jié)構(gòu)類似門陣列，由簡單查找表組成可編程邏輯門，在構(gòu)成陣列形式通過改變內(nèi)部連線的布線來編程大多數(shù)FPGAPLD器件的分類－－按器件結(jié)構(gòu)3)PLD器件的分類－－按器件結(jié)構(gòu)PLD器件的分類－－按器件第2章可編程邏輯器件基礎(chǔ)2.1.3PLD器件的優(yōu)勢

1、縮短研制周期 用FPGA／PLD試制樣片，快速占領(lǐng)市場。

2、降低設(shè)計成本 出廠前做過測試，不需設(shè)計人員承擔投片風險和費用，在實驗室就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計。

3、提高設(shè)計靈活性 可反復(fù)地編程、擦除、使用，或在外圍電路不動的情況下用不同軟件就可實現(xiàn)不同功能。

4、

FPGA／CPLD規(guī)模越來越大，實現(xiàn)的功能越來越強，可實現(xiàn)系統(tǒng)集成。第2章可編程邏輯器件基礎(chǔ)2.1.3PLD器件的優(yōu)勢第2章可編程邏輯器件基礎(chǔ)2.2基于乘積項（Product-Term

）的PLD器件的基本結(jié)構(gòu)原理

器件名與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)第2章可編程邏輯器件基礎(chǔ)2.2基于乘積項（Produc第2章可編程邏輯器件基礎(chǔ)電路符號第2章可編程邏輯器件基礎(chǔ)電路符號第2章可編程邏輯器件基礎(chǔ)PROM實現(xiàn)的函數(shù)為：第2章可編程邏輯器件基礎(chǔ)PROM實現(xiàn)的函數(shù)為：PLAI5I4O0I3I2I1I0O1O2O3ProgrammableANDarrayProgrammableORarrayIndicatesprogrammableconnectionIndicatesfixedconnectionPROMPALI5I4O0I3I2I1I0O1O2O3ProgrammableANDarrayFixedORarrayO0I3I2I1I0O1O2O3FixedANDarrayProgrammableORarray與或陣列均可編程與陣列可編程或陣列固定或陣列可編程與陣列固定第2章可編程邏輯器件基礎(chǔ)PLAI5I4O0I3I2I1I0O1O2O3Program第2章可編程邏輯器件基礎(chǔ)GAL

BlockDiagramEEPROM工藝與或陣列輸出邏輯宏單元，多種組態(tài)組合邏輯I/O寄存器I/O第2章可編程邏輯器件基礎(chǔ)GAL

BlockDiagramispGAL22V10A的每個輸出宏單元有2個主要功能模式：寄存器IO；組合邏輯輸出模式和極性由2個bit(S0andS1)控制，通過邏輯編譯器可進行設(shè)置OLMCOutputLogicMacrocellispGAL22V10A的每個輸出宏單元有2個主要功能模式

以MAX7000系列為例基于乘積項的CPLD內(nèi)部結(jié)構(gòu)

宏單元Macrocell

組合邏輯輸出(AND3的輸出)：f=(A+B)*C*(!D)=A*C*!D+B*C*!D(!D表示D的“非”）

乘積項結(jié)構(gòu)PLD的邏輯實現(xiàn)原理f組合邏輯輸出(AND3的輸出)：

實現(xiàn)組合邏輯f:A,B,C,D由PLD的管腳輸入后進入可編程連線陣列（PIA)，在內(nèi)部產(chǎn)生A,A反,B,B反,C,C反,D,D反8個輸出。圖中x表示相連（可編程熔絲導(dǎo)通），得到：f=f1+f2=(A*C*!D)+(B*C*!D)

DFF：用宏單元中的可編程D觸發(fā)器實現(xiàn)CLK：走芯片的全局時鐘專用通道，直接連接到DFF時鐘端。DFF的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。乘積項結(jié)構(gòu)PLD的邏輯實現(xiàn)原理實現(xiàn)組合邏輯f:A,B,C,D由PLD的管腳輸入后進入可編簡單電路：只需一個宏單元就可以完成，如前例。復(fù)雜電路：一個宏單元不能實現(xiàn)，可通過并聯(lián)擴展項和共享擴展項連接多個宏單元，宏單元的輸出也可連接到PIA，再做為另一個宏單元的輸入。從而實現(xiàn)更復(fù)雜邏輯。這種基于乘積項的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無需其他芯片配合。乘積項結(jié)構(gòu)PLD的邏輯實現(xiàn)原理簡單電路：只需一個宏單元就可以完成，如前例。乘積項結(jié)構(gòu)PLD2.3基于查找表的FPGA結(jié)構(gòu)原理采用這種結(jié)構(gòu)的PLD芯片也稱之為FPGA：如Altera的APEX，Stratix系列,Xilinx的Spartan,Virtex系列等。查找表（Look-Up-Table)：LUT本質(zhì)上是一個RAM目前FPGA中使用4或6輸入LUT，所以每一個LUT可以看成一個有4或6位地址線的16x1（或64x1）的RAM。通過原理圖或HDL語言描述的邏輯電路，PLD/FPGA軟件會自動計算其所有可能的結(jié)果，并將其事先寫入RAM。每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容輸出即可。基于查找表（LUT)的FPGA的結(jié)構(gòu)2.3基于查找表的FPGA結(jié)構(gòu)原理基于查找表（LUT)的F一個4輸入與門的例子實際邏輯電路LUT的實現(xiàn)方式

a,b,c,d輸入邏輯輸出地址RAM中存儲的內(nèi)容00000000000001000010....0...01111111111

查找表（Look-Up-Table)的原理與結(jié)構(gòu)一個4輸入與門的例子實際邏輯電路LUT的實現(xiàn)方式

xilinxSpartan-II的內(nèi)部結(jié)構(gòu)xilinxSpartan-II芯片內(nèi)部結(jié)構(gòu)Slices結(jié)構(gòu)基于查找表（LUT)的FPGA的結(jié)構(gòu)xilinxSpartan-II的xilinxSpartSpartan-II主要包括CLBs，I/O塊，RAM塊和可編程連線（未表示出）。在spartan-II中，一個CLB包括2個Slices每個slices包括2個LUT，2個觸發(fā)器和相關(guān)邏輯。

Slices可看作是SpartanII實現(xiàn)邏輯的最基本結(jié)構(gòu)單元(xilinx其他系列，如SpartanXL,Virtex的結(jié)構(gòu)與此稍有不同，具體請參閱數(shù)據(jù)手冊）基于查找表（LUT)的FPGA的結(jié)構(gòu)Spartan-II主要包括基于查找表（LUT)的FPGA的altera的FLEX/ACEX等芯片的結(jié)構(gòu)

alteraFLEX/ACEX芯片的內(nèi)部結(jié)構(gòu)基于查找表（LUT)的FPGA的結(jié)構(gòu)altera的FLEX/ACEX等芯片的結(jié)構(gòu)

邏輯單元（LE）內(nèi)部結(jié)構(gòu)基于查找表（LUT)的FPGA的結(jié)構(gòu)

FLEX/ACEX的結(jié)構(gòu)：LAB，I/O塊，RAM塊（未表示出）和可編程行/列連線。在FLEX/ACEX中，一個LAB包括8個邏輯單元（LE）每個LE包括一個LUT，一個觸發(fā)器和相關(guān)的邏輯。LE是FLEX/ACEX芯片實現(xiàn)邏輯的最基本結(jié)構(gòu)(altera其他系列，如APEX的結(jié)構(gòu)與此基本相同，具體請參閱數(shù)據(jù)手冊）基于查找表（LUT)的FPGA的結(jié)構(gòu)FLEX/ACEX的結(jié)構(gòu)：LAB，I/O塊，RAM塊（未表示我們?nèi)砸赃@個電路為例。組合邏輯：A,B,C,D由FPGA芯片的管腳輸入后進入可編程連線，然后作為地址線連接到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出。D觸發(fā)器：利用LUT后面D觸發(fā)器來實現(xiàn)。CLK：由I/O腳輸入后進入芯片內(nèi)部的時鐘專用通道，直接連接到DFF的時鐘端。DFF的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。查找表結(jié)構(gòu)的FPGA邏輯實現(xiàn)原理我們?nèi)砸赃@個電路為例。組合邏輯：A,B,C,D由FPGA芯片對于一個LUT無法完成的電路，通過進位邏輯將多個單元相連，可以實現(xiàn)復(fù)雜的邏輯。由于LUT主要適合SRAM工藝生產(chǎn)，所以目前大部分FPGA都是基于SRAM工藝的，而SRAM工藝的芯片在掉電后信息就會丟失，一定需要外加一片專用配置芯片，在上電的時候，由這個專用配置芯片把數(shù)據(jù)加載到FPGA中，然后FPGA就可以正常工作，由于配置時間很短，不會影響系統(tǒng)正常工作。也有少數(shù)FPGA采用反熔絲或Flash工藝，對這種FPGA，就不需要外加專用的配置芯片。查找表結(jié)構(gòu)的FPGA邏輯實現(xiàn)原理對于一個LUT無法完成的電路，通過進位邏輯將多個單元相連，可隨著技術(shù)的發(fā)展，在2004年以后，一些廠家推出了一些新的PLD和FPGA，這些產(chǎn)品模糊了PLD和FPGA的區(qū)別。例如：Altera的MAXII系列PLD，基于FPGA（LUT）結(jié)構(gòu)，集成配置芯片于PLD，在本質(zhì)上是一種在內(nèi)部集成了配置芯片的FPGA，但由于配置時間極短，上電就可以工作，所以對用戶來說，感覺不到配置過程，可以象傳統(tǒng)的PLD一樣使用，容量和傳統(tǒng)PLD類似，所以altera把它歸作PLD。Lattice的XP系列FPGA，同樣將外部配置芯片集成到內(nèi)部,在使用方法上和PLD類似，但是容量大，性能和傳統(tǒng)FPGA相同，也是LUT架構(gòu)，所以Lattice仍把它歸為FPGA。其他結(jié)構(gòu)類型的FPGA和PLD隨著技術(shù)的發(fā)展，在2004年以后，一些廠家推出了一些新的PL第2章可編程邏輯器件基礎(chǔ)2.4可編程邏輯器件的基本資源2.4.1可編程功能單元RAM查找表基于多路開關(guān)的功能單元固定功能單元2.4.2可編程輸入輸出單元2.4.3可編程布線資源長線直線連線通用內(nèi)部連線開關(guān)矩陣可編程連接點2.4.4片內(nèi)RAM（塊式、分布式）第2章可編程邏輯器件基礎(chǔ)2.4可編程邏輯器件的基本資源第2章可編程邏輯器件基礎(chǔ)2.5可編程邏輯器件的編程元件非易失 熔絲型開關(guān)一次編程 反熔絲開關(guān)一次編程軍品浮柵編程元件多次編程EPROMEEPROMFlashMemory易失

多次編程基于SRAM編程元件第2章可編程邏輯器件基礎(chǔ)2.5可編程邏輯器件的編程元件每個編程互聯(lián)節(jié)點上有熔絲需要連接，保留熔絲若需斷開，則用比工作電流大得多的編程電流燒斷熔絲一次性編程熔絲占芯片面積較大基于熔絲（FUSE）每個編程互聯(lián)節(jié)點上有熔絲基于熔絲（FUSE）基于熔絲（FUSE）基于熔絲（FUSE）antifusepolysiliconONOdielectricn+

antifusediffusion2l核心：介質(zhì)未編程時開關(guān)呈高阻（例如一對反向串聯(lián)的肖特基二極管），當編程電壓加在開關(guān)上將介質(zhì)擊穿后（使一個二極管永久性擊穿而短路），開關(guān)呈現(xiàn)導(dǎo)通狀態(tài)。熔絲：PROMPAL反熔絲：ActelFPGA基于反熔絲（ANTI-FUSE）antifusepolysiliconONOdielec0V25V0VDSRemovingprogrammingvoltageleaveschargetrapped5V22.5V5VDSProgrammingresultsin

higherVT.20V10V5V20VDSAvalancheinjection浮柵晶體管編程：利用浮柵存儲電荷來保存數(shù)據(jù)非易失可重復(fù)擦除器件：GAL，CPLDEPROM紫外線擦除基于浮柵晶體管編程0V25V0VDSRemovingprogrammi

Controlgateerasurep-substrateFloatinggateThintunnelingoxiden1sourcen1drainprogrammingEEPROM電擦除FlashROM快速電擦除FLASHEEPROMControlgateerasurep-substratWLBLVDDM5M6M4M1M2M3BLQQConfig.ControlRead/Write.ControlDataIOSRAM，靜態(tài)配置存儲器，易失元件，XilinxFPGA每次加電必須重新配置，方便在線重置基于SRAM編程WLBLVDDM5M6M4M1M2M3BLQQConfig.第2章可編程邏輯器件基礎(chǔ)2.6可編程邏輯器件的設(shè)計開發(fā)流程和開發(fā)工具2.6.1設(shè)計流程第2章可編程邏輯器件基礎(chǔ)2.6可編程邏輯器件的設(shè)計開發(fā)流設(shè)計流程架構(gòu)設(shè)計產(chǎn)生設(shè)計文檔非常重要器件設(shè)計目標說明與上層或整個系統(tǒng)關(guān)系描述器件外部接口器件結(jié)構(gòu)圖structuraldiagram器件完整系統(tǒng)的工作方法，原理描述operationalgorithm其內(nèi)部各個子模塊結(jié)構(gòu)功能描述I/O信號定義結(jié)構(gòu)structuraldiagram工作原理功能或行為描述operationalgorithm與軟件接口定義設(shè)計流程架構(gòu)設(shè)計產(chǎn)生設(shè)計文檔非常重要設(shè)計輸入原理圖適合描述連接關(guān)系和接口關(guān)系，直觀，對表現(xiàn)層次結(jié)構(gòu)，模塊化結(jié)構(gòu)更為方便要求設(shè)計工具提供必要元件庫或邏輯宏單元設(shè)計可重用性可移植性差一些HDL文本邏輯描述能力強描述接口連接關(guān)系不如圖形方式直觀是基本，有效，通用的輸入方法 一般的，PLD設(shè)計采用層次化設(shè)計方法，頂層設(shè)計描述器件總體功能，常使用圖形法；底層設(shè)計描述器件最基本的功能模塊，常用HDL描述。設(shè)計流程設(shè)計輸入設(shè)計輸入設(shè)計流程設(shè)計輸入設(shè)計綜合：是將HDL描述與硬件結(jié)構(gòu)掛鉤，將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。有三種形式：行為綜合：從算法表示，行為描述轉(zhuǎn)換到寄存器傳輸級（RTL），即從行為描述轉(zhuǎn)換到結(jié)構(gòu)描述邏輯綜合：RTL級描述轉(zhuǎn)換到邏輯門級（含觸發(fā)器）版圖綜合/結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖表示，或轉(zhuǎn)換到PLD器件的配置網(wǎng)表表示綜合時要給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，綜合的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來，成為相應(yīng)的映射關(guān)系。顯然映射不是唯一的，為達到速度，面積，性能優(yōu)化，常需要對綜合加以約束，稱為綜合約束。設(shè)計流程設(shè)計綜合設(shè)計綜合：是將HDL描述與硬件結(jié)構(gòu)掛鉤，將軟件轉(zhuǎn)化為硬件電路設(shè)計流程

設(shè)計綜合要點FPGA/IC硬件結(jié)構(gòu)參數(shù)HDL描述的電路電路網(wǎng)表約束條件速度/面積/性能優(yōu)化綜合工具設(shè)計流程設(shè)計綜合要點FPGA/ICHDL描述的電路電布局布線適配器：結(jié)構(gòu)綜合器，將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，產(chǎn)生最終的下載文件。適配所選定的目標器件必須與綜合時指定的目標器件相同。EDA軟件中綜合器可由第三方EDA公司提供，而適配器則需要由CPLD/FPGA供應(yīng)商提供。因為適配器適配對象直接與器件結(jié)構(gòu)細節(jié)相對應(yīng)。適配后可利用適配所產(chǎn)生的仿真文件作精確時序仿真，同時產(chǎn)生可用于編程的文件設(shè)計流程布局布線布局布線設(shè)計流程布局布線時序與功能仿真仿真：編程下載前利用EDA工具對適配生成的結(jié)果進行模擬測試，對電路進行功能驗證。功能仿真：不考慮信號延時等因素，也叫前仿真時序仿真：選擇了具體器件并完成了布局布線后進行，包含定時關(guān)系，是接近真實器件運行特性的仿真，精度高。也叫后仿真不同器件內(nèi)部延時不一樣，不同布局布線會對延時造成很大影響，有必要作后仿真，以分析電路的情勢關(guān)系，估計設(shè)計的性能設(shè)計流程時序與功能仿真時序與功能仿真設(shè)計流程時序與功能仿真編程下載和硬件測試下載：把適配后生成的下載或適配文件，通過編程器或編程電纜裝入FPGA/CPLD中。將基于EEPROM等工藝的非易失結(jié)構(gòu)的CPLD器件的下載稱為編程（program）基于SRAM工藝結(jié)構(gòu)的FPGA器件的下載成為配置（configure）對于反熔絲結(jié)構(gòu)和Flash結(jié)構(gòu)的FPGA的下載，以及對FPGA的專用配置ROM的下載仍稱為編程。編程方式ISP在系統(tǒng)編程專用編程器現(xiàn)在的編程器一般都支持在系統(tǒng)編程，設(shè)計數(shù)字系統(tǒng)和做PCB板時應(yīng)預(yù)留好器件的下載接口設(shè)計流程編程下載和硬件測試編程下載和硬件測試設(shè)計流程編程下載和硬件測試第2章可編程邏輯器件基礎(chǔ)2.6.2CPLD/FPGA開發(fā)工具1、設(shè)計輸入編輯器原理圖

ViewDraw OrcadCapture狀態(tài)圖波形圖HDL文本

UltraEdit AldecActiveHDL結(jié)合MentorHDLDesignerSeries第2章可編程邏輯器件基礎(chǔ)2.6.2CPLD/FPGA開發(fā)第2章可編程邏輯器件基礎(chǔ)2、HDL綜合器FPGA綜合器Synopsys:FPGACompiler，DC-FPGASynplicity:SynplifyProMentor:LeonardoSpectrumASIC綜合器Synopsys:DesignCompilerSynplicity:SynplifyASICCadence:Synerdy第2章可編程邏輯器件基礎(chǔ)2、HDL綜合器FPGA綜第2章可編程邏輯器件基礎(chǔ)3、仿真器按對設(shè)計語言不同的處理方式分：編譯型，速度快，需預(yù)處理，不便即時修改；解釋型，速度一般，可隨時修改仿真環(huán)境和條件按處理的HDL類型分：VHDL仿真器；Verilog仿真器；混合仿真器；其他HDL仿真器按仿真的電路描述級別不同，HDL仿真器可單獨或者完成各步驟仿真系統(tǒng)級行為級RTL級門級時序仿真典型例子ModelTechnology：Modelsim，編譯型混合仿真器Cadence：Verilog-XL,最好的Verilog仿真器之一Aldec：ActiveHDLSynopsys：VCSCadence：NC-sim第2章可編程邏輯器件基礎(chǔ)3、仿真器典型例子第2章可編程邏輯器件基礎(chǔ)4、適配器（布線）

完成目標系統(tǒng)在器件上的布局布線，由PLD廠商提供的專門針對器件開發(fā)的EDA軟件工具來完成。Lattice：ispLEVELAltera：QuatusII中的FitterXilinx:ISE第2章可編程邏輯器件基礎(chǔ)4、適配器（布線）第2章可編程邏輯器件基礎(chǔ)5、下載器 把設(shè)計下載到對應(yīng)的實際器件 軟件部分一般由PLD廠商提供的專門針對器件下載或編程軟件來完成第2章可編程邏輯器件基礎(chǔ)5、下載器第2章可編程邏輯器件基礎(chǔ)2.7CPLD/FPGA廠商XilinxAlteraLatticeActelAtmelCypress第2章可編程邏輯器件基礎(chǔ)2.7CPLD/FPGA廠商X2.8FPGA和CPLD的比較

CPLDFPGAFPGA（Actel）IntegrationscalesmallLargeRelativelylargeUnitgranularityLarge(PALstructure)Small(PROMstructure)Small(gate,MUXstructure)ProgrammothodEPROM,E2ROM,FlashSRAMantifuseProgramtypeROMRAMROMinformationfixedReconfigurefixedFlipFlopsLittlemanyNoUnitfunctionstrongpoorpoor2.8FPGA和CPLD的比較

CPLDFPGAFPGA（FPGA和CPLD的比較CPLDFPGAFPGA（Actel）speedhighlowLowPin-pindelayfixedNotfixedNotfixedPowerconsumptionhighlowlowSecretkeepyesNo->yesUsefieldLogictypesystemDatatypesystemDatatypesystemFPGA和CPLD的比較CPLDFPGAFPGA（ActelCPLDsVS.FPGAs

CPLD架構(gòu)

PAL/22V10-likeMoreCombinational規(guī)模Low-to-medium0.5-10Klogicgates性能

PredictabletimingUpto250MHztoday

互聯(lián)

“CrossbarSwitch”FPGAGatearray-likeMoreRegisters+RAMMedium-to-high1Kto3.2MsystemgatesApplicationdependentUpto200MHztodayIncrementalCPLDsVS.FPGAs

數(shù)字系統(tǒng)仿真VHDL設(shè)計陳穎琪

數(shù)字系統(tǒng)仿真VHDL設(shè)計陳穎琪第1章EDA技術(shù)概述第1章第1章EDA技術(shù)概述1.1EDA技術(shù)及其發(fā)展概況1.2EDA技術(shù)的基本特征和設(shè)計工具1.3EDA技術(shù)的的實現(xiàn)目標和設(shè)計流程1.4硬件描述語言（HardwareDescriptionLanguage）概述1.5EDA技術(shù)和ASIC設(shè)計1.6EDA技術(shù)的發(fā)展趨勢第1章EDA技術(shù)概述1.1EDA技術(shù)及其發(fā)展概況第1章EDA技術(shù)概述1.1EDA技術(shù)及其發(fā)展概況Electronic

DesignAutomation：電子設(shè)計自動化是一整套電子系統(tǒng)設(shè)計軟件工具，由CAD，CAM，CAT，CAE發(fā)展而來是電子CAD通用軟件包，以計算機為平臺，融合應(yīng)用電子技術(shù)，計算機技術(shù)，智能化技術(shù)

可輔助進行：集成電路（IC）設(shè)計電子電路設(shè)計

PCB設(shè)計

與微電子技術(shù)、計算機技術(shù)、設(shè)計工藝同步發(fā)展。EDA軟件-開發(fā)環(huán)境計算機-開發(fā)工具器件FPGA/CPLD-硬件載體硬件描述語言-表達設(shè)計意圖第1章EDA技術(shù)概述1.1EDA技術(shù)及其發(fā)展概況EDA軟EDA技術(shù)的發(fā)展階段

20世紀70~80年代CAD階段 孤立的程序，計算機運行速度，存儲量，圖形功能限制 邏輯仿真、印刷電路板（PCB）、IC版圖編輯，CAD概念產(chǎn)生。計算，繪圖速度受限，程序間數(shù)據(jù)無統(tǒng)一格式，傳輸交換不便。

20世紀80年代后期EDA發(fā)展的中級階段計算機輔助工程（CAE）階段。電路仿真，IC布圖，IC版圖參數(shù)提取，PCB布圖檢驗，設(shè)計文檔制作。與初期比，簡單的圖形編輯+電路功能設(shè)計和圖形設(shè)計通過電氣功能網(wǎng)表將兩者聯(lián)系在一起，實現(xiàn)工程設(shè)計。EDA技術(shù)的發(fā)展階段20世紀70~80年代CAEDA技術(shù)的發(fā)展

20世紀90年代以后是設(shè)計自動化EDA階段 電子系統(tǒng)：朝著多功能、高速度、智能化的方向發(fā)展，要求IC設(shè)計短時間內(nèi)高效完成；集成度的提高，使復(fù)雜電子系統(tǒng)可在一個集成電路芯片上實現(xiàn)，要求EDA技術(shù)從電子系統(tǒng)的功能和行為描述開始，綜合設(shè)計出邏輯電路，并自動地映射到可供生產(chǎn)的IC版圖。這一高級設(shè)計技術(shù)讓EDA真正進入了自動化時代。進入21世紀后，EDA技術(shù)開始進如一個嶄新的時代，突出表現(xiàn)在以下幾個方面：EDA技術(shù)的發(fā)展20世紀90年代以后是設(shè)計自動化EDA技術(shù)的發(fā)展1、電子技術(shù)各個領(lǐng)域全面融入EDA技術(shù)，除了數(shù)字電子技術(shù)之外，傳統(tǒng)電路系統(tǒng)設(shè)計建模理念發(fā)生重大變化：軟件無線電技術(shù)、硬件描述語言的表達和設(shè)計標準化、可編程器件的出現(xiàn)，數(shù)字信號處理和圖像處理的全硬件實現(xiàn)方案的推出，軟硬件技術(shù)的進一步融合等等。2、IP（IntellectualProperty知識產(chǎn)權(quán)）核得到廣泛應(yīng)用，基于IP核的SOC（SystemonChip片上系統(tǒng)）技術(shù)日趨成熟，電子設(shè)計的知識產(chǎn)權(quán)得到表達和確認。3、FPGA實現(xiàn)DSP成為可能，使得基于FPGA的高速數(shù)字信號技術(shù)得以實現(xiàn)4、嵌入式微處理器軟核推出，F(xiàn)PGA、CPLD的規(guī)模越來越大，讓SOPC（可編程片上系統(tǒng)）技術(shù)進入大規(guī)模應(yīng)用，在一片F(xiàn)PGA上實現(xiàn)完備的DSP系統(tǒng)成為可能。5、在仿真和設(shè)計兩方面支持HDL（硬件描述語言）的EDA軟件不斷推出，系統(tǒng)級，行為級HDL讓復(fù)雜的電子系統(tǒng)設(shè)計和驗證趨于簡單。6、EDA技術(shù)加快了電子設(shè)計領(lǐng)域各學科之間的滲透和融合

：模擬數(shù)字，軟件硬件，系統(tǒng)器件，ASIC/FPGA，行為與結(jié)構(gòu)，標準單元庫/IP核EDA技術(shù)的發(fā)展1、電子技術(shù)各個領(lǐng)域全面融入EDA技術(shù)，除了EDA技術(shù)的基本特征1.2EDA技術(shù)的基本特征和設(shè)計工具1.2.1基本特征

1、硬件描述語言設(shè)計輸入

2、“自頂而下”設(shè)計方法

3、邏輯綜合和優(yōu)化

4、開放性和標準化

5、庫（Library）EDA技術(shù)的基本特征1.2EDA技術(shù)的基本特征和設(shè)計工具EDA設(shè)計工具

1.2.2EDA設(shè)計工具

1、設(shè)計輸入工具（編輯器） 文字編輯器：數(shù)字電路VHDL，Verilog，模擬電路SPICE

圖形編輯器：版圖幾何圖形，硬件系統(tǒng)方框圖，原理圖 典型的原理圖輸入工具至少應(yīng)該包括以下三個方面： （1）基本單元符號庫：圖形符號和仿真模型 （2）原理圖編輯的編輯功能 （3）產(chǎn)生網(wǎng)表的功能

2、設(shè)計仿真工具（仿真器） 模擬器

3、檢查/分析工具

版圖，邏輯連接，時序分析CadenceEDA設(shè)計工具

1.2.2EDA設(shè)計工具EDA設(shè)計工具

4、優(yōu)化/綜合工具 高層次-〉低層次，行為-〉結(jié)構(gòu)Synopsys：DC 5、布局和布線工具（適配器） 針對具體器件

6、下載工具（編程器） 將設(shè)計適配后輸出的文件下載到PLD器件，實現(xiàn)硬件

7、PCB設(shè)計工具

Protel 8、模擬電路仿真工具

SPICEEDA設(shè)計工具

4、優(yōu)化/綜合工具EDA設(shè)計工具

一些IC前端設(shè)計工具

（1）代碼輸入：

語言輸入：

SummitVisualHDL

Summit

Renior

Mentor

圖形輸入：

composer

Candence

Viewlogic

Viewdraw

（2）電路仿真：數(shù)字電路仿真

Verilog：

VCS

Synopsys

Verilog—XL

Candence

modle-sim

Mentor

Vhdl：

VSS

Synopsys

NC—vhdl

Candence

modle-sim

Mentor

模擬電路仿真

Hsipce

Synopsys

SpectreSimulator，Pspice

Cadence

SmartSpice

Silvaco

（3）邏輯綜合：

DCExpert

Synopsys

BuilderGates

Cadence

BlasterRTL

Magama

Synplify

PRO

SynplifyEDA設(shè)計工具

一些IC前端設(shè)計工具

（1）代碼輸入：

EDA技術(shù)優(yōu)勢1.2.3EDA技術(shù)的優(yōu)勢

1、采用硬件描述語言，便于復(fù)雜系統(tǒng)的設(shè)計

2、強大的系統(tǒng)建模和電路仿真功能

3、具有自主的知識產(chǎn)權(quán)

4、開發(fā)技術(shù)的標準化和規(guī)范化

5、全方面利用計算機的自動設(shè)計、仿真和測試技術(shù)

6、對設(shè)計者的硬件知識和硬件經(jīng)驗要求低EDA技術(shù)優(yōu)勢1.2.3EDA技術(shù)的優(yōu)勢EDA技術(shù)實現(xiàn)目標1.3EDA技術(shù)的的實現(xiàn)目標和設(shè)計流程1.3.1實現(xiàn)目標 四個應(yīng)用領(lǐng)域：

1、印刷電路板設(shè)計（PCB）

2、集成電路設(shè)計（IC或ASIC）

3、可編程邏輯器件設(shè)計（FPGA/CPLD) 4、混合電路設(shè)計不同學科：電子技術(shù)-非電子技術(shù)不同模式：模擬電路-DSP、電路級-器件級、不同層次：行為級，寄存器級，門級，開關(guān)級混合設(shè)計

EDA技術(shù)實現(xiàn)目標1.3EDA技術(shù)的的實現(xiàn)目標和設(shè)計流程EDA技術(shù)應(yīng)用層次和范疇EDA工具數(shù)字系統(tǒng)模塊化設(shè)計數(shù)字電路設(shè)計FPGA設(shè)計PCB設(shè)計ASIC版圖設(shè)計混合電路設(shè)計模擬電路設(shè)計器件模型庫系統(tǒng)仿真系統(tǒng)級電路級物理實現(xiàn)級EDA技術(shù)應(yīng)用層次和范疇EDA工具數(shù)字系統(tǒng)模塊化設(shè)計數(shù)字電路EDA技術(shù)主要流程1.3.2EDA設(shè)計的主要流程EDA技術(shù)主要流程1.3.2EDA設(shè)計的主要流程數(shù)字集成電路設(shè)計流程文檔子系統(tǒng)行為級描述RTL邏輯圖布爾表達式門級網(wǎng)表電路表示到幾何表示轉(zhuǎn)化形成掩模版圖數(shù)字集成電路設(shè)計流程文檔子系統(tǒng)行為級描述RTL邏輯圖門級網(wǎng)模擬集成電路的設(shè)計流程模擬集成電路的設(shè)計流程硬件描述語言1.4硬件描述語言HardwareDiscriptionLanguage

可以描述硬件電路的功能，信號連接關(guān)系及定時（時序）關(guān)系的語言，形式化方法描述數(shù)字電路和設(shè)計數(shù)字電路系統(tǒng)的語言。VHDL 1983，美國國防部發(fā)起創(chuàng)建。

1987，1993，2002IEEE標準1076

描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。

硬件描述語言1.4硬件描述語言HardwareDiscrVHDLVHDL的程序結(jié)構(gòu)特點： 更強的行為描述能力；是設(shè)計語言，標準網(wǎng)表格式，也是仿真語言；實體，程序包，庫概念支持大規(guī)模設(shè)計，利用已有設(shè)計重用；可利用EDA工具進行綜合，生成電路；與具體硬件結(jié)構(gòu)和實現(xiàn)工藝無關(guān)VHDLVHDL的程序結(jié)構(gòu)特點：VerilogVerilogHDL

1983——GatewayDesignAutomation1989——CandencepurchasedGateway1990——CandencereleasedVerilogtopublic1995——IEEEVerilog136419952001——IEEEVerilog13642001 VerilogHDL是在C語言基礎(chǔ)上發(fā)展而來的HDL，簡潔，高效，易用

VerilogHDL和VHDL是目前世界上最流行的兩種硬件描述語言

VerilogVerilogHDLABEL-HDLABEL-HDL ABEL設(shè)計語言是一種最基本的HDL，與VerilogHDL屬于同一級別，但其特性和受支持程度遠不如Verilog。ABEL從PLD設(shè)計中發(fā)展而來Verilog從IC設(shè)計中發(fā)展而來特點：格式簡潔，編譯要求寬松。應(yīng)用場合越來越少ABEL-HDLABEL-HDL不同層次的描述方式設(shè)計層次行為描述結(jié)構(gòu)描述系統(tǒng)級systemlevel系統(tǒng)算法系統(tǒng)邏輯框圖RTL級（寄存器傳輸級）registertransferlevel數(shù)據(jù)流圖，真值表，狀態(tài)機寄存器，ALU，ROM等分模塊描述門級gate-level布爾方程，真值表邏輯門，觸發(fā)器，鎖存器構(gòu)成的邏輯圖版圖級layout-level幾何圖形圖形連接關(guān)系不同層次的描述方式設(shè)計層次行為描述結(jié)構(gòu)描述系統(tǒng)級systeHDL比較Verilog和VHDL的比較

二者主要區(qū)別在邏輯表達描述級別：VHDL：更適合于行為級描述，適用于電路高級建模，較適合于FPGA/CPLD目標器件設(shè)計。入門相對較難，熟悉后設(shè)計效率高于verilogVerilog：RTL級硬件描述語言，適合于RTL級和更低層次的門電路級描述，更適合于直接的集成電路或ASIC設(shè)計。易學易用，入門容易

HDL比較Verilog和VHDL的比較EDA技術(shù)和ASIC設(shè)計1.5EDA