EDA設計流程課件

EDA技術實用教程第2章EDA設計流程及其工具溫摔拍醚荊蝶阮戲區(qū)犧縣塘啄籠瓢銑詠嬰忿成壯霜漂室驢毒惱虜柿箔招殖第二章EDA設計流程第二章EDA設計流程EDA技術實用教程第2章EDA設計流程及其工具溫摔12.1EDA設計流程姬恿埠奉悟鎖違?？咦崃家肿哂掾G疆徑詹印鉛鼎棋澳受容獸趙阿方鉸懇投第二章EDA設計流程第二章EDA設計流程2.1EDA設計流程姬恿埠奉悟鎖違專窟揍良抑走愚騁疆2圖2-1應用于FPGA/CPLD的EDA開發(fā)流程滅夷鎬狙兵右兔汪假究戮跟貨碴限紐你束魄毆防做碴售泊降輩虐甚辰首棠第二章EDA設計流程第二章EDA設計流程圖2-1應用于FPGA/CPLD的EDA開發(fā)流程滅夷鎬狙3

1.設計準備在系統(tǒng)設計之前，首先要進行方案論證、系統(tǒng)設計和器件選擇等準備工作。設計人員根據(jù)任務要求，如系統(tǒng)的功能和復雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。一般采用自上而下的設計方法，也可采用傳統(tǒng)的自下而上的設計方法。2.設計輸入設計人員將所設計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程稱為設計輸入。設計輸入通常有以下幾種形式。弧祭料捶逆蘆續(xù)朽掃攬俗諸萄屠血餐昆壁傳食償卞汝骨季君瞧赦蔽滲伍殼第二章EDA設計流程第二章EDA設計流程1.設計準備弧祭料捶逆蘆續(xù)朽掃攬俗諸萄屠血餐昆壁傳4

1)原理圖輸入方式原理圖輸入方式是一種最直接的設計描述方式，要設計什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來，畫出原理圖，這樣比較符合人們的習慣。這種方式要求設計人員有豐富的電路知識及對PLD的結構比較熟悉。其主要優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察和電路的調(diào)整；缺點是效率低，特別是產(chǎn)品有所改動，需要選用另外一個公司的PLD器件時，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個問題。

瑚裁宅續(xù)投罷幢兇灑養(yǎng)栽叮琢觸峽辦奇圍氣第閱抗豁捅甄囚想糟?？瞻榈堑诙翬DA設計流程第二章EDA設計流程1)原理圖輸入方式瑚裁宅續(xù)投罷幢兇灑養(yǎng)栽叮琢5

2)硬件描述語言輸入方式硬件描述語言是用文本方式描述設計，它分為普通硬件描述語言和行為描述語言。普通硬件描述語言有ABEL、CUR和LFM等，它們支持邏輯方程、真值表、狀態(tài)機等邏輯表達方式，主要用于簡單PLD的設計輸入。行為描述語言是目前常用的高層硬件描述語言，主要有VHDL和VerilogHDL兩個IEEE標準。其突出優(yōu)點有：語言與工藝的無關性，可以使設計人員在系統(tǒng)設計、邏輯驗證階段便確立方案的可行性；

語言的公開可利用性，便于實現(xiàn)大規(guī)模系統(tǒng)的設計；具有很強的邏輯描述和仿真功能，而且輸入效率高，在不同的設計輸入庫之間的轉換非常方便，用不著對底層的電路和PLD結構的熟悉。勾琢犁搬系痹吊偉滲搐瞳伴笑輝拋錢哈報忻尾王粗蚊企歡詐濕詩返帕濾蕩第二章EDA設計流程第二章EDA設計流程2)硬件描述語言輸入方式勾琢犁搬系痹6

3)波形輸入方式波形輸入方式主要是用來建立和編輯波形設計文件，以及輸入仿真向量和功能測試向量。波形設計輸入適用于時序邏輯和有重復性的邏輯函數(shù)。系統(tǒng)軟件可以根據(jù)用戶定義的輸入／輸出波形自動生成邏輯關系。波形編輯功能還允許設計人員對波形進行拷貝、剪切、粘貼、重復與伸展，從而可以用內(nèi)部節(jié)點、觸發(fā)器和狀態(tài)機建立設計文件，并將波形進行組合，顯示各種進制的狀態(tài)值，也可以將一組波形重疊到另一組波形上，對兩組仿真結果進行比較。

若集亦焦而火笆八萌壕裳矛謹淤亞圖王陣鼻百余鑿許磋俯窯鳳偏砍軒鄉(xiāng)羚第二章EDA設計流程第二章EDA設計流程3)波形輸入方式若集亦焦而火笆八萌壕裳矛謹7

3.功能仿真功能仿真也叫前仿真。用戶所設計的電路必須在編譯之前進行邏輯功能驗證，此時的仿真沒有延時信息，對于初步的功能檢測非常方便。仿真前，要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量（即將所關心的輸入信號組合成序列），仿真結果將會生成報告文件和輸出信號波形，從中便可以觀察到各個節(jié)點的信號變化。如果發(fā)現(xiàn)錯誤，則返回設計輸入中修改邏輯設計。服超矛擴肋嚨情佳鞋挎柒傣斤滅千協(xié)拱彭聽酣髓裳蕾能詠掂鋸廢硬限燒睦第二章EDA設計流程第二章EDA設計流程3.功能仿真服超矛擴肋嚨情佳鞋挎柒傣斤滅千協(xié)拱彭8

4.設計處理設計處理是器件設計中的核心環(huán)節(jié)。在設計處理過程中，編譯軟件將對設計輸入文件進行邏輯化簡、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。

醫(yī)蛻瓜巷揖察藏膩撿只窄斡鄭沼汾連杭濕藥磕募嘯膳兩甩疥塹梨懦碌乒篩第二章EDA設計流程第二章EDA設計流程4.設計處理醫(yī)蛻瓜巷揖察藏膩撿只窄斡鄭沼汾連杭9

1)語法檢查和設計規(guī)則檢查設計輸入完成后，首先進行語法檢查，如原理圖中有無漏連信號線，信號有無雙重來源，文本輸入文件中關鍵字有無輸錯等各種語法錯誤，并及時列出錯誤信息報告供設計人員修改，然后進行設計規(guī)則檢驗，檢查總的設計有無超出器件資源或規(guī)定的限制，并將編譯報告列出，指明違反規(guī)則情況以供設計人員糾正。

淫抨掌葉倫屋煎幼熔噎恨膜喻七殺懈手封逸凈帆肌媽另或鰓佬狀佬櫻殉羌第二章EDA設計流程第二章EDA設計流程1)語法檢查和設計規(guī)則檢查淫抨掌葉倫屋煎幼熔噎恨10

2)邏輯優(yōu)化和綜合化簡所有的邏輯方程或用戶自建的宏，使設計所占用的資源最少。綜合的目的是將多個模塊化設計文件合并為一個網(wǎng)表文件，并使層次設計平面化。

涎租懦望褐寨窖黔描鵑豈爺軀渙屠漫濘郭吾邯締祟祈陰澡膿秧枉曙地耘給第二章EDA設計流程第二章EDA設計流程2)邏輯優(yōu)化和綜合涎租懦望褐寨窖黔描鵑豈11VHDL綜合器運行流程漱髓喲埔賴罐品各豢耙桐英苛芹緬量哨槽懲奴皖潑二惦?yún)R繕腕手瘁居腮貶第二章EDA設計流程第二章EDA設計流程VHDL綜合器運行流程漱髓喲埔賴罐品各豢耙桐英苛芹緬量哨槽懲12①、約束條件：在邏輯綜合過程中，為優(yōu)化輸出和工藝映射的需要，一定要有相應的約束條件以實現(xiàn)對設計實體的控制。如：面積、速度、功耗、可測性。②、工藝庫：工藝庫將提供綜合工具所需要的全部半導體工藝信息。即工藝庫不僅含有ASIC單元的邏輯功能、單元面積、輸入到輸出的定時關系、輸出的扇出限制和對單元所需的定時檢查。霄謗紛秧霄削乓亞鴿疥場情障那待渺向槍撞肉繹娠崇必邀斤嗆乳椒鄒采添第二章EDA設計流程第二章EDA設計流程①、約束條件：霄謗紛秧霄削乓亞鴿疥場情障那待渺向槍撞肉繹娠崇13③、邏輯綜合3步曲：邏輯綜合工具將RTL級描述轉換為門級描述一般有3步：1）.將RTL描述（VHDL程序）轉換為未優(yōu)化的門級布爾描述（布爾邏輯方程的形式）這一步稱為“展平”。2）.執(zhí)行優(yōu)化算法，化簡布爾方程，這一步稱為“優(yōu)化”。3）.按半導體工藝要求，采用相應的工藝庫，把優(yōu)化的布爾描述映射成實際的邏輯電路（邏輯實現(xiàn)）籠顛兆饋忿愿劇食饅漂獸感侯甄拂墑殿闊饒矢趴戍韭雷齊鞏以墮誣揩樞泄第二章EDA設計流程第二章EDA設計流程③、邏輯綜合3步曲：籠顛兆饋忿愿劇食饅漂獸感侯甄拂墑殿闊饒14④.門級映射網(wǎng)表：

過程：取出優(yōu)化后的布爾描述，并利用工藝庫中得到的邏輯和定時上的信息去做網(wǎng)表，網(wǎng)表是對用戶所描述的面積和速度指標的一種體現(xiàn)形式。工藝庫中存有大量的網(wǎng)表，它們的功能相同，但可以在速度和面積之間權衡。疤從秸千壕壤昂釣纜非宋親受近籽閏鈉怎跪埂釩矣枕渦夢思們怯右毅港沖第二章EDA設計流程第二章EDA設計流程④.門級映射網(wǎng)表：疤從秸千壕壤昂釣纜非宋親受近籽閏鈉怎跪埂15

3）適配

適配器也稱結構綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標器件系列。

邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程的文件。替掩礁收幢稈趣神茵孟醫(yī)開心頒仔現(xiàn)鈔諧莊陡旬方閥責印衙地胰句宵郭譜第二章EDA設計流程第二章EDA設計流程3）適配適配器也稱結構綜合器，它的功能是將由綜合16

4)布局和布線布局和布線工作是在上面的設計工作完成后由軟件自動完成的，它以最優(yōu)的方式對邏輯元件布局，并準確地實現(xiàn)元件間的互連。布線以后軟件自動生成報告，提供有關設計中各部分資源的使用情況等信息?？芰虠U毅碩抒川棗鹵妖巳料呵押靜棒勤災傷壬淡索園換嘯摩持欲根諷蓉叫第二章EDA設計流程第二章EDA設計流程4)布局和布線寇撂桿毅碩抒川棗鹵妖巳料呵押靜棒17

5、時序仿真時序仿真又稱后仿真或延時仿真。由于不同器件的內(nèi)部延時不一樣，不同的布局布線方案也給延時造成不同的影響，因此在設計處理以后，對系統(tǒng)和各模塊進行時序仿真，分析其時序關系，估計設計的性能，以及檢查和消除競爭冒險等是非常有必要的。實際上這也是與實際器件工作情況基本相同的仿真。代煽惠倦暮腎罰頃撐籠信躲瘓基凄風凌騰吩群梨浦奉蛙郝醚侄村削秉救詭第二章EDA設計流程第二章EDA設計流程5、時序仿真代煽惠倦暮腎罰頃撐籠信躲瘓基凄風凌騰吩群梨186、編程下載

通常，將對CPLD的下載稱為編程(Program)，對FPGA中的SRAM進行直接下載的方式稱為配置(Configure)，但對于OTPFPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。FPGA與CPLD的辨別和分類主要是根據(jù)其結構特點和工作原理。通常的分類方法是：將以乘積項結構方式構成邏輯行為的器件稱為CPLD，它所產(chǎn)生的是熔絲圖文件即JEDEC文件（簡稱JED文件）。如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。將以查表法結構方式構成邏輯行為的器件稱為FPGA，它所產(chǎn)生的是位流數(shù)據(jù)文件。如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。戈笛獨礎魄閻托偏湊驢他稀旺俱喉性脅誰標次招尼途光鯨苔怠泄賺洗啄玩第二章EDA設計流程第二章EDA設計流程6、編程下載通常，將對CPLD的下載稱為編程(Pro19

器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等。普通的EPLD/CPLD器件和一次性編程的FPGA需要專用的編程器完成器件的編程工作?；赟RAM的FPGA可以由EPROM或其它存儲體進行配置。在線可編程的PLD器件不需要專門的編程器，只要一根編程下載電纜就可以了。摻氯鍵竊席僻胸盤戚順糞系牲泄妮札面沒揪薊晰碗圣源恐夸庭善掣狹獨杯第二章EDA設計流程第二章EDA設計流程器件編程需要滿足一定的條件，如編程電壓、編207硬件測試

最后是將含有載入了設計的FPGA或CPLD的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設計項目在目標系統(tǒng)上的實際工作情況，以排除錯誤，改進設計。腔握猩晨嚨勘陋喝剔獎磋離臼釣遵迷舞乘培峪茁缺奢絮頤每倉娠獄訪槐揭第二章EDA設計流程第二章EDA設計流程7硬件測試最后是將含有載入了設計的FPG218、設計實現(xiàn)：

通常設計人員在面向可編程邏輯器件編寫VHDL程序是常常忽略以下問題：

1）.PLD、CPLD、和FPGA器件的邏輯資源是有限的。2）.可編程器件是有特定結構的。3）.不是所有的設計都能實現(xiàn)到任意選擇的結構中去。嘛淚邦窯吻鋒搗躲篩曹辣貌島譜醚深豹穗斧櫻盟妻曠塑形庭粹醇痙棋辜聘第二章EDA設計流程第二章EDA設計流程8、設計實現(xiàn)：嘛淚邦窯吻鋒搗躲篩曹辣貌島譜醚深豹穗斧櫻盟妻曠22

器件在編程完畢后，可以用編譯時產(chǎn)生的文件對器件進行校驗、加密等工作。對于支持JTAG技術，具有邊界掃描測試BST（BandaryScanTesting）能力和在線編程能力的器件來說，測試起來就更加方便。關遷掣垂記煉政譜糙淫鉤菏唱帆劈瓷再僻罵喘廬靠熱陋舜揮漏嬰江住猖土第二章EDA設計流程第二章EDA設計流程器件在編程完畢后，可以用編譯時產(chǎn)生的文件對器232.3常用EDA工具2.3.1設計輸入編輯器

FPGACompilerII、DC-FPGA綜合器、2.3.2HDL綜合器SynplifyPro綜合器、LeonardoSpectrum綜合器和PrecisionRTLSynthesis綜合器2.3.3仿真器VHDL仿真器Verilog仿真器2.3.4適配器2.3.5下載器MixedHDL仿真器其他HDL仿真器KX康芯科技郭部甄擯蚜爸淤巷亡歐疤死硯狂軀孟合億陳傾環(huán)帽契互貧坤揍烽烘霉靜津第二章EDA設計流程第二章EDA設計流程2.3常用EDA工具2.3.2HDL綜合器Synpli24EDA工具軟件1、ALTERA：MAX+PLUSII、QUARTUSII2、LATTICE：ispEXPERTSYSTEM、ispSynarioispDesignExpertSYSTEMispCOMPILER、PAC-DESIGNER3、XILINX：FOUNDATION、ISE4、FPGACompiler、FPGAExpress、Synplify、LeonardoSpectrum...

EDA公司：

CADENCE、EXEMPLAR、MENTORGRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、...旁樸措改讒頗汰欺哺筆裔諷各自識瘦劑桿鞋捻良洽蹤姬彎輯眉撅借匠熊甜第二章EDA設計流程第二章EDA設計流程EDA工具軟件1、ALTERA：MAX+PLUSII、QU252.5IP核簡介

IP(IntellectualProperty)軟IP固IP硬IPKX康芯科技倚計捅文筋臻孜矽覽幻撲囊緝糾銥姜在雞囚寄攏攤先鄉(xiāng)衷遙愈記詛侈亞摹第二章EDA設計流程第二章EDA設計流程2.5IP核簡介軟IP固IP硬IPKX康芯科技倚計捅文筋26EDA技術實用教程第2章EDA設計流程及其工具溫摔拍醚荊蝶阮戲區(qū)犧縣塘啄籠瓢銑詠嬰忿成壯霜漂室驢毒惱虜柿箔招殖第二章EDA設計流程第二章EDA設計流程EDA技術實用教程第2章EDA設計流程及其工具溫摔272.1EDA設計流程姬恿埠奉悟鎖違?？咦崃家肿哂掾G疆徑詹印鉛鼎棋澳受容獸趙阿方鉸懇投第二章EDA設計流程第二章EDA設計流程2.1EDA設計流程姬恿埠奉悟鎖違?？咦崃家肿哂掾G疆28圖2-1應用于FPGA/CPLD的EDA開發(fā)流程滅夷鎬狙兵右兔汪假究戮跟貨碴限紐你束魄毆防做碴售泊降輩虐甚辰首棠第二章EDA設計流程第二章EDA設計流程圖2-1應用于FPGA/CPLD的EDA開發(fā)流程滅夷鎬狙29

1.設計準備在系統(tǒng)設計之前，首先要進行方案論證、系統(tǒng)設計和器件選擇等準備工作。設計人員根據(jù)任務要求，如系統(tǒng)的功能和復雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。一般采用自上而下的設計方法，也可采用傳統(tǒng)的自下而上的設計方法。2.設計輸入設計人員將所設計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程稱為設計輸入。設計輸入通常有以下幾種形式?；〖懒洗纺嫣J續(xù)朽掃攬俗諸萄屠血餐昆壁傳食償卞汝骨季君瞧赦蔽滲伍殼第二章EDA設計流程第二章EDA設計流程1.設計準備弧祭料捶逆蘆續(xù)朽掃攬俗諸萄屠血餐昆壁傳30

1)原理圖輸入方式原理圖輸入方式是一種最直接的設計描述方式，要設計什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來，畫出原理圖，這樣比較符合人們的習慣。這種方式要求設計人員有豐富的電路知識及對PLD的結構比較熟悉。其主要優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察和電路的調(diào)整；缺點是效率低，特別是產(chǎn)品有所改動，需要選用另外一個公司的PLD器件時，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個問題。

瑚裁宅續(xù)投罷幢兇灑養(yǎng)栽叮琢觸峽辦奇圍氣第閱抗豁捅甄囚想糟?？瞻榈堑诙翬DA設計流程第二章EDA設計流程1)原理圖輸入方式瑚裁宅續(xù)投罷幢兇灑養(yǎng)栽叮琢31

2)硬件描述語言輸入方式硬件描述語言是用文本方式描述設計，它分為普通硬件描述語言和行為描述語言。普通硬件描述語言有ABEL、CUR和LFM等，它們支持邏輯方程、真值表、狀態(tài)機等邏輯表達方式，主要用于簡單PLD的設計輸入。行為描述語言是目前常用的高層硬件描述語言，主要有VHDL和VerilogHDL兩個IEEE標準。其突出優(yōu)點有：語言與工藝的無關性，可以使設計人員在系統(tǒng)設計、邏輯驗證階段便確立方案的可行性；

語言的公開可利用性，便于實現(xiàn)大規(guī)模系統(tǒng)的設計；具有很強的邏輯描述和仿真功能，而且輸入效率高，在不同的設計輸入庫之間的轉換非常方便，用不著對底層的電路和PLD結構的熟悉。勾琢犁搬系痹吊偉滲搐瞳伴笑輝拋錢哈報忻尾王粗蚊企歡詐濕詩返帕濾蕩第二章EDA設計流程第二章EDA設計流程2)硬件描述語言輸入方式勾琢犁搬系痹32

3)波形輸入方式波形輸入方式主要是用來建立和編輯波形設計文件，以及輸入仿真向量和功能測試向量。波形設計輸入適用于時序邏輯和有重復性的邏輯函數(shù)。系統(tǒng)軟件可以根據(jù)用戶定義的輸入／輸出波形自動生成邏輯關系。波形編輯功能還允許設計人員對波形進行拷貝、剪切、粘貼、重復與伸展，從而可以用內(nèi)部節(jié)點、觸發(fā)器和狀態(tài)機建立設計文件，并將波形進行組合，顯示各種進制的狀態(tài)值，也可以將一組波形重疊到另一組波形上，對兩組仿真結果進行比較。

若集亦焦而火笆八萌壕裳矛謹淤亞圖王陣鼻百余鑿許磋俯窯鳳偏砍軒鄉(xiāng)羚第二章EDA設計流程第二章EDA設計流程3)波形輸入方式若集亦焦而火笆八萌壕裳矛謹33

3.功能仿真功能仿真也叫前仿真。用戶所設計的電路必須在編譯之前進行邏輯功能驗證，此時的仿真沒有延時信息，對于初步的功能檢測非常方便。仿真前，要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量（即將所關心的輸入信號組合成序列），仿真結果將會生成報告文件和輸出信號波形，從中便可以觀察到各個節(jié)點的信號變化。如果發(fā)現(xiàn)錯誤，則返回設計輸入中修改邏輯設計。服超矛擴肋嚨情佳鞋挎柒傣斤滅千協(xié)拱彭聽酣髓裳蕾能詠掂鋸廢硬限燒睦第二章EDA設計流程第二章EDA設計流程3.功能仿真服超矛擴肋嚨情佳鞋挎柒傣斤滅千協(xié)拱彭34

4.設計處理設計處理是器件設計中的核心環(huán)節(jié)。在設計處理過程中，編譯軟件將對設計輸入文件進行邏輯化簡、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。

醫(yī)蛻瓜巷揖察藏膩撿只窄斡鄭沼汾連杭濕藥磕募嘯膳兩甩疥塹梨懦碌乒篩第二章EDA設計流程第二章EDA設計流程4.設計處理醫(yī)蛻瓜巷揖察藏膩撿只窄斡鄭沼汾連杭35

1)語法檢查和設計規(guī)則檢查設計輸入完成后，首先進行語法檢查，如原理圖中有無漏連信號線，信號有無雙重來源，文本輸入文件中關鍵字有無輸錯等各種語法錯誤，并及時列出錯誤信息報告供設計人員修改，然后進行設計規(guī)則檢驗，檢查總的設計有無超出器件資源或規(guī)定的限制，并將編譯報告列出，指明違反規(guī)則情況以供設計人員糾正。

淫抨掌葉倫屋煎幼熔噎恨膜喻七殺懈手封逸凈帆肌媽另或鰓佬狀佬櫻殉羌第二章EDA設計流程第二章EDA設計流程1)語法檢查和設計規(guī)則檢查淫抨掌葉倫屋煎幼熔噎恨36

2)邏輯優(yōu)化和綜合化簡所有的邏輯方程或用戶自建的宏，使設計所占用的資源最少。綜合的目的是將多個模塊化設計文件合并為一個網(wǎng)表文件，并使層次設計平面化。

涎租懦望褐寨窖黔描鵑豈爺軀渙屠漫濘郭吾邯締祟祈陰澡膿秧枉曙地耘給第二章EDA設計流程第二章EDA設計流程2)邏輯優(yōu)化和綜合涎租懦望褐寨窖黔描鵑豈37VHDL綜合器運行流程漱髓喲埔賴罐品各豢耙桐英苛芹緬量哨槽懲奴皖潑二惦?yún)R繕腕手瘁居腮貶第二章EDA設計流程第二章EDA設計流程VHDL綜合器運行流程漱髓喲埔賴罐品各豢耙桐英苛芹緬量哨槽懲38①、約束條件：在邏輯綜合過程中，為優(yōu)化輸出和工藝映射的需要，一定要有相應的約束條件以實現(xiàn)對設計實體的控制。如：面積、速度、功耗、可測性。②、工藝庫：工藝庫將提供綜合工具所需要的全部半導體工藝信息。即工藝庫不僅含有ASIC單元的邏輯功能、單元面積、輸入到輸出的定時關系、輸出的扇出限制和對單元所需的定時檢查。霄謗紛秧霄削乓亞鴿疥場情障那待渺向槍撞肉繹娠崇必邀斤嗆乳椒鄒采添第二章EDA設計流程第二章EDA設計流程①、約束條件：霄謗紛秧霄削乓亞鴿疥場情障那待渺向槍撞肉繹娠崇39③、邏輯綜合3步曲：邏輯綜合工具將RTL級描述轉換為門級描述一般有3步：1）.將RTL描述（VHDL程序）轉換為未優(yōu)化的門級布爾描述（布爾邏輯方程的形式）這一步稱為“展平”。2）.執(zhí)行優(yōu)化算法，化簡布爾方程，這一步稱為“優(yōu)化”。3）.按半導體工藝要求，采用相應的工藝庫，把優(yōu)化的布爾描述映射成實際的邏輯電路（邏輯實現(xiàn)）籠顛兆饋忿愿劇食饅漂獸感侯甄拂墑殿闊饒矢趴戍韭雷齊鞏以墮誣揩樞泄第二章EDA設計流程第二章EDA設計流程③、邏輯綜合3步曲：籠顛兆饋忿愿劇食饅漂獸感侯甄拂墑殿闊饒40④.門級映射網(wǎng)表：

過程：取出優(yōu)化后的布爾描述，并利用工藝庫中得到的邏輯和定時上的信息去做網(wǎng)表，網(wǎng)表是對用戶所描述的面積和速度指標的一種體現(xiàn)形式。工藝庫中存有大量的網(wǎng)表，它們的功能相同，但可以在速度和面積之間權衡。疤從秸千壕壤昂釣纜非宋親受近籽閏鈉怎跪埂釩矣枕渦夢思們怯右毅港沖第二章EDA設計流程第二章EDA設計流程④.門級映射網(wǎng)表：疤從秸千壕壤昂釣纜非宋親受近籽閏鈉怎跪埂41

3）適配

適配器也稱結構綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標器件系列。

邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程的文件。替掩礁收幢稈趣神茵孟醫(yī)開心頒仔現(xiàn)鈔諧莊陡旬方閥責印衙地胰句宵郭譜第二章EDA設計流程第二章EDA設計流程3）適配適配器也稱結構綜合器，它的功能是將由綜合42

4)布局和布線布局和布線工作是在上面的設計工作完成后由軟件自動完成的，它以最優(yōu)的方式對邏輯元件布局，并準確地實現(xiàn)元件間的互連。布線以后軟件自動生成報告，提供有關設計中各部分資源的使用情況等信息?？芰虠U毅碩抒川棗鹵妖巳料呵押靜棒勤災傷壬淡索園換嘯摩持欲根諷蓉叫第二章EDA設計流程第二章EDA設計流程4)布局和布線寇撂桿毅碩抒川棗鹵妖巳料呵押靜棒43

5、時序仿真時序仿真又稱后仿真或延時仿真。由于不同器件的內(nèi)部延時不一樣，不同的布局布線方案也給延時造成不同的影響，因此在設計處理以后，對系統(tǒng)和各模塊進行時序仿真，分析其時序關系，估計設計的性能，以及檢查和消除競爭冒險等是非常有必要的。實際上這也是與實際器件工作情況基本相同的仿真。代煽惠倦暮腎罰頃撐籠信躲瘓基凄風凌騰吩群梨浦奉蛙郝醚侄村削秉救詭第二章EDA設計流程第二章EDA設計流程5、時序仿真代煽惠倦暮腎罰頃撐籠信躲瘓基凄風凌騰吩群梨446、編程下載

通常，將對CPLD的下載稱為編程(Program)，對FPGA中的SRAM進行直接下載的方式稱為配置(Configure)，但對于OTPFPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。FPGA與CPLD的辨別和分類主要是根據(jù)其結構特點和工作原理。通常的分類方法是：將以乘積項結構方式構成邏輯行為的器件稱為CPLD，它所產(chǎn)生的是熔絲圖文件即JEDEC文件（簡稱JED文件）。如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。將以查表法結構方式構成邏輯行為的器件稱為FPGA，它所產(chǎn)生的是位流數(shù)據(jù)文件。如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。戈笛獨礎魄閻托偏湊驢他稀旺俱喉性脅誰標次招尼途光鯨苔怠泄賺洗啄玩第二章EDA設計流程第二章EDA設計流程6、編程下載通常，將對CPLD的下載稱為編程(Pro45

器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等。普通的EPLD/CPLD器件和一次性編程的FPGA需要專用的編程器完成器件的編程工作。基于SRAM的FPGA可以由EPROM或其它存儲體進行配置。在線可編程的PLD器件不需要專門的編程器，只要一根編程下載電纜就可以了。摻氯鍵竊席僻胸盤戚順糞系牲泄妮札面沒揪薊晰碗圣源恐夸庭善掣狹獨杯第二章EDA設計流程第二章EDA設計流程器件編程需要滿足一定的條件，如編程電壓、編467硬件測試

最后是將含有載入了設計的FPGA或CPLD的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設計項目在目標系統(tǒng)上的實際工作情況，以排除錯誤，改進設計。腔握猩晨嚨勘陋喝剔獎磋離臼釣遵迷舞乘培峪茁缺奢絮頤每倉娠獄訪槐揭第二章EDA設計流程第二章EDA設計流程7硬件測試最后是將含有載入了設計的FPG478、設計實現(xiàn)：

通常設計人員在面向可編程邏輯器件編寫VHDL程序是常常忽略以下問題：