IC版圖設(shè)計1課件

第四章IC版圖設(shè)計§4.1版圖概述§4.2版圖幾何設(shè)計規(guī)則§4.3電學設(shè)計規(guī)則

§4.4晶體管的版圖設(shè)計第四章IC版圖設(shè)計版圖定義

版圖(Layout)是集成電路設(shè)計者將設(shè)計并模擬、優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，它包含了集成電路尺寸大小、各層拓撲定義等器件相關(guān)的物理信息。版圖的作用集成電路制造廠家根據(jù)版圖提供的信息來制造掩膜(Mask)。所以，版圖是從設(shè)計走向制造的橋梁。掩膜的作用掩模是用來制造集成電路的。掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。

因此版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關(guān)。4.1版圖概述版圖定義4.1版圖概述設(shè)計規(guī)則(designrule)由于器件的物理特性和工藝的限制，芯片上物理層的尺寸和版圖的設(shè)計必須遵守特定的規(guī)則。這些規(guī)則是各集成電路制造廠家根據(jù)本身的工藝特點和技術(shù)水平而制定的。因此不同的工藝，就有不同的設(shè)計規(guī)則。設(shè)計規(guī)則是版圖設(shè)計和工藝之間的接口。廠家提供的設(shè)計規(guī)則設(shè)計者只能根據(jù)廠家提供的設(shè)計規(guī)則進行版圖設(shè)計。嚴格遵守設(shè)計規(guī)則可以極大地避免由于短路、斷路造成的電路失效和容差以及寄生效應(yīng)引起的性能劣化。設(shè)計規(guī)則(designrule)版圖幾何設(shè)計規(guī)則可看作是對光刻掩模版制備要求。這些規(guī)則在生產(chǎn)階段中為電路的設(shè)計師和工藝工程師提供了一種必要的信息聯(lián)系。設(shè)計規(guī)則與性能和成品率之間的關(guān)系：一般來講，設(shè)計規(guī)則反映了性能和成品率之間可能的最好的折衷。規(guī)則越保守，能工作的電路就越多(即成品率越高)。規(guī)則越富有進取性，則電路性能改進的可能性也越大，這種改進可能是以犧牲成品率為代價的。3.2版圖幾何設(shè)計規(guī)則版圖幾何設(shè)計規(guī)則可看作是對光刻掩模版制備要求。3.2版圖從設(shè)計的觀點出發(fā)，設(shè)計規(guī)則可以分為三部分：(1)決定幾何特征和圖形的幾何尺寸的規(guī)定作用：保證各個圖形彼此之間具有正確的關(guān)系。每層掩膜上的各個圖形部件應(yīng)該相切，或者應(yīng)該保持互相分開；不同掩膜上的各個圖形部件應(yīng)該套合，或者應(yīng)該保持互相分開。(2)確定掩膜制備和芯片制造中都需要的一組基本圖形部件的強制性要求。典型的圖形部件可能包括制造中所用的各塊掩膜精確套準所需的對準標志，把各個電路從硅片切下來的劃片間距以及供壓焊封裝用的壓焊點尺寸。以上兩點要求均反映在版圖的幾何設(shè)計規(guī)則文件中。從設(shè)計的觀點出發(fā)，設(shè)計規(guī)則可以分為三部分：(1)決定幾何特征(3)定義設(shè)計人員設(shè)計時所用的電參數(shù)的范圍。通常，這些電參數(shù)中包括晶體管增益、開啟電壓、電容和電阻的數(shù)值，均反映在版圖的電學設(shè)計規(guī)則文件中。常用的有兩種方法可以用來描述設(shè)計規(guī)則：微米(micron)規(guī)則：以微米為分辨單位；λ(lambda)規(guī)則：以特征尺寸為基準。通常以特征尺寸的一半為單位。如：特征尺寸L為1um時，λ為0.5um。設(shè)計規(guī)則具體內(nèi)容主要包括各層的最小寬度、層與層之間的最小間距和最小交疊等。(3)定義設(shè)計人員設(shè)計時所用的電參數(shù)的范圍。最小寬度指封閉幾何圖形的內(nèi)邊之間的距離，如下圖所示最小寬度(minWidth)在利用DRC(設(shè)計規(guī)則檢查)對版圖進行幾何規(guī)則檢查時，對于寬度低于規(guī)則中指定的最小寬度的幾何圖形，計算機將給出錯誤提示。寬度定義最小寬度指封閉幾何圖形的內(nèi)邊之間的距離，如下圖所示最小寬度(間距指各幾何圖形外邊界之間的距離，如下圖所示最小間距(minSep)間距的定義間距指各幾何圖形外邊界之間的距離，如下圖所示最小間距(min交迭有兩種形式：

a)一幾何圖形內(nèi)邊界到另一圖形的內(nèi)邊界長度(overlap)，如下圖(a)所示最小交疊(minOverlap)交疊的定義b)一幾何圖形外邊界到另一圖形的內(nèi)邊界長度(extension)， 如下圖(b)所示交迭有兩種形式：最小交疊(minOverlap)交疊的層次人們把設(shè)計過程抽象成若干易于處理的概念性版圖層次，這些層次代表線路轉(zhuǎn)換成硅芯片時所必需的掩模圖形。下面以某種N阱的硅柵工藝為例分別介紹層次的概念。層次人們把設(shè)計過程抽象成若干易于處理的概念性版層次表示

含義

標示圖

NWELL

N阱層

Locos

N+或P+有源區(qū)層

Poly

多晶硅層

Contact

接觸孔層

Metal

金屬層

Pad

焊盤鈍化層

NWELL硅柵的層次標示層次表示含義標示圖NWELLN阱層LocosN+NWELL層相關(guān)的設(shè)計規(guī)則編號描述尺寸(um)目的與作用1.1N阱最小寬度10.0保證光刻精度和器件尺寸1.2N阱最小間距10.0防止不同電位阱間干擾1.3N阱內(nèi)N阱覆蓋P+2.0保證N阱四周的場注N區(qū)環(huán)的尺寸1.4N阱外N阱到N+距離8.0減少閂鎖效應(yīng)NWELL層相關(guān)的設(shè)計規(guī)則編號描述尺寸(um)目的N阱設(shè)計規(guī)則示意圖N阱設(shè)計規(guī)則示意圖P+、N+有源區(qū)相關(guān)的設(shè)計規(guī)則列表編號描述尺寸目的與作用2.1P+、N+有源區(qū)寬度3.5保證器件尺寸，減少窄溝道效應(yīng)2.2P+、N+有源區(qū)間距3.5減少寄生效應(yīng)P+、N+有源區(qū)設(shè)計規(guī)則示意圖

P+、N+有源區(qū)相關(guān)的設(shè)計規(guī)則列表編號描尺寸目的與作用Poly相關(guān)的設(shè)計規(guī)則列表編號描述尺寸目的與作用3.1多晶硅最小寬度3.0保證多晶硅線的必要電導(dǎo)3.2多晶硅間距2.0防止多晶硅聯(lián)條3.3與有源區(qū)最小外間距1.0保證溝道區(qū)尺寸3.4多晶硅伸出有源區(qū)1.5保證柵長及源、漏區(qū)的截斷3.5與有源區(qū)最小內(nèi)間距3.0保證電流在整個柵寬范圍內(nèi)均勻流動Poly相關(guān)的設(shè)計規(guī)則列表編號描述尺寸目的與Poly相關(guān)設(shè)計規(guī)則示意圖Poly相關(guān)設(shè)計規(guī)則示意圖Contact相關(guān)的設(shè)計規(guī)則列表編號描述尺寸目的與作用4.1接觸孔大小2.0×2.0保證與布線的良好接觸4.2接觸孔間距2.0保證良好接觸4.3多晶硅覆蓋孔1.0防止漏電和短路4.4有源區(qū)覆蓋孔1.5防止PN結(jié)漏電和短路4.5有源區(qū)孔到柵距離1.5防止源、漏區(qū)與柵短路4.6多晶硅孔到有源區(qū)距離1.5防止源、漏區(qū)與柵短路4.7金屬覆蓋孔1.0保證接觸，防止斷條Contact相關(guān)的設(shè)計規(guī)則列表編號描述尺寸contact設(shè)計規(guī)則示意圖contact設(shè)計規(guī)則示意圖Metal相關(guān)的設(shè)計規(guī)則列表編號描述尺寸目的與作用5.1金屬寬度2.5保證鋁線的良好電導(dǎo)5.2金屬間距2.0防止鋁條聯(lián)條Metal設(shè)計規(guī)則示意圖

Metal相關(guān)的設(shè)計規(guī)則列表編號描述尺寸目的與作用5.1金屬Pad相關(guān)的設(shè)計規(guī)則列表編號描述尺寸目的與作用6.1最小焊盤大小90封裝、邦定需要6.2最小焊盤邊間距80防止信號之間串繞6.3最小金屬覆蓋焊盤6.0保證良好接觸6.4焊盤外到有源區(qū)最小距離25.0提高可靠性需要Pad相關(guān)的設(shè)計規(guī)則列表編號描述尺寸目的與作Pad設(shè)計規(guī)則示意圖當給定電路原理圖設(shè)計其版圖時，必須根據(jù)所用的工藝設(shè)計規(guī)則，時刻注意版圖同一層上以及不同層間的圖形大小及相對位置關(guān)系。Pad設(shè)計規(guī)則示意圖當給定電路原理圖設(shè)計其版圖時，必須根據(jù)所反相器實例

參照上述的硅柵工藝設(shè)計規(guī)則，下圖以反相器（不針對具體的器件尺寸）為例給出了對應(yīng)版圖設(shè)計中應(yīng)該考慮的部分設(shè)計規(guī)則示意圖。對于版圖設(shè)計初學者來說，第一次設(shè)計就能全面考慮各種設(shè)計規(guī)則是不可能的。為此，需要借助版圖設(shè)計工具的在線DRC檢查功能來及時發(fā)現(xiàn)存在的問題，邊版圖設(shè)計邊DRC檢查和改正，不要等到問題積累一大堆而無從下手。反相器實例參照上述的硅柵工藝設(shè)計規(guī)則，下圖以反相器（不針N-wellN+PolyContactMetalP+反相器版圖設(shè)計中需要考慮的各項規(guī)則示意圖N-wellN+PolyContactMetalP+反相器版N-wellN+PolyContactMetalP+反相器版圖設(shè)計中需要考慮的各項規(guī)則示意圖N-wellN+PolyContactMetalP+反相器版第四章IC版圖設(shè)計1課件阱層的規(guī)則需特別注意的問題P(N)阱邊緣與鄰近的P+(N+)擴散之間要留有足夠的間隙—規(guī)則1.4，保證P(N)阱邊不與N(P)型襯底中的P+(N+)擴散區(qū)短接。規(guī)則1.4規(guī)則1.4阱層的規(guī)則需特別注意的問題P(N)阱邊緣與鄰近的P+第四章IC版圖設(shè)計1課件MOS管規(guī)則需特別注意的問題

多晶硅伸出有源區(qū)要足夠長—規(guī)則3.4，保證源、漏之間不會短路。MOS管規(guī)則需特別注意的問題多晶硅伸出有源區(qū)要足夠長接觸問題

這里的接觸是指版圖中圖層與圖層的聯(lián)接。幾種常用的接觸有：金屬與P+

金屬與N+

金屬與多晶硅

N阱與VddP阱(N型器件)與Vss

多層金屬間等為了保證接觸的可靠性、工藝上按比例縮小的需要和有利于加工，采用分離式接觸孔的結(jié)構(gòu)，而不采用合并式接觸長孔的結(jié)構(gòu)。接觸問題這里的接觸是指版圖中圖層與圖層的聯(lián)接。幾種常電學設(shè)計規(guī)則給出的是將具體的工藝參數(shù)及其結(jié)果抽象出的電學參數(shù)，是電路與系統(tǒng)設(shè)計、模擬的依據(jù)。下表給出一個單層金屬布線的P阱硅柵CMOS工藝電學設(shè)計規(guī)則的主要項目。給出電學設(shè)計規(guī)則的參數(shù)名稱以及其意義說明，根據(jù)具體工藝情況將給出具體的數(shù)值。3.3電學設(shè)計規(guī)則電學設(shè)計規(guī)則給出的是將具體的工藝參數(shù)及其結(jié)果抽象出的電學參數(shù)第四章IC版圖設(shè)計1課件第四章IC版圖設(shè)計1課件與上述的幾何設(shè)計規(guī)則一樣，對于不同的工藝線和工藝流程，數(shù)據(jù)的多少將有所不同，對于不同的要求，數(shù)據(jù)的多少也會有所差別。如果用手工設(shè)計集成電路或單元（如標準單元庫設(shè)計），幾何設(shè)計規(guī)則是圖形編輯的依據(jù)，電學設(shè)計規(guī)則是分析計算的依據(jù)。在VLSI設(shè)計中采用的是計算機輔助和自動設(shè)計技術(shù)，幾何設(shè)計規(guī)則是設(shè)計系統(tǒng)生成版圖和檢查版圖錯誤的依據(jù)，電學設(shè)計規(guī)則是設(shè)計系統(tǒng)預(yù)測電路性能（仿真）的依據(jù)。與上述的幾何設(shè)計規(guī)則一樣，對于不同的工藝線和工藝流程，數(shù)據(jù)的第四章IC版圖設(shè)計1課件版圖的布局與布線布局就是將組成集成電路的各部分合理地布置在芯片上。布線就是按電路圖給出的連接關(guān)系，在版圖上布置元器件之間、各部分之間的連接。由于這些連線也要有一定的面積，所以在布局時就要留下必要的布線通道。布線規(guī)則電源線和地線應(yīng)盡可能地避免用擴散區(qū)和多晶硅走線，特別是通過較大電流的那部分電源線和地線。多采用梳狀走線，避免交叉；或者用多層金屬工藝，提高設(shè)計布線的靈活性。布線規(guī)則版圖的布局與布線布線規(guī)則布線規(guī)則禁止在一條鋁走線的長信號線下平行走過另一條用多晶硅或擴散區(qū)走線的長信號線。兩條長距離平行走線會寄生較大的分布電容，一條信號線會在另一條信號線上產(chǎn)生較大的串擾，使電路不能正常工作。壓點離開芯片內(nèi)部圖形的距離不應(yīng)少于20μm，以避免芯片鍵合時，因應(yīng)力而造成電路損壞。布線層選擇：

有多種布線層可供選擇，但要考慮不同布線層的電阻和電容的寄生效應(yīng)，正確地選擇布線層。特別是進入深亞微米級以后，和門延相比，布線延遲變得越來越不可忽略。布線規(guī)則4.4晶體管的版圖設(shè)計4.4.1BJT版圖設(shè)計雙極型晶體管概述NPN管電路圖NPN管版圖示意圖4.4晶體管的版圖設(shè)計4.4.1BJT版圖設(shè)計雙極型雙極型集成電路版圖設(shè)計的注意事項（1）吃透電路的設(shè)計思想；（2）弄清電路的工作原理；（3）了解現(xiàn)有的工藝水平和工藝方法；（4）認真考慮成品率問題。 有的工程技術(shù)人員，既是電路設(shè)計者，又是版圖設(shè)計者，這樣把電路設(shè)計和版圖設(shè)計融為一體，更利于實現(xiàn)電路設(shè)計的意圖。劃分隔離區(qū)必要性集成電路里的晶體管、二極管、電阻元件是制作在同一半導(dǎo)體襯底基片上的，由于它們所處的電位各不相同，因此必須進行電性能隔離。最后用鋁線互連來構(gòu)成功能電路。雙極型集成電路版圖設(shè)計的注意事項劃分隔離區(qū)原則對同類型晶體管 如NPN晶體管，它的集電極電位相同時，可放在同一隔離區(qū)(又稱隔離島)內(nèi)，但集電極電位不相同的管子，都要相互隔離，放在不同的隔離區(qū)內(nèi)。劃分隔離區(qū)原則劃分隔離區(qū)原則對于橫向PNP晶體管

橫向PNP管：發(fā)射區(qū)注入的多子（空穴）在基區(qū)中流動的方向與襯底平行。凡是基極電位相同的橫向PNP管可放在同一隔離區(qū)。如果NPN管集電極和橫向PNP管基極電位相同，就無需隔離。劃分隔離區(qū)原則劃分隔離區(qū)原則對于電阻原則上所有電阻都可以放在同一隔離區(qū)內(nèi)，對于NPN晶體管來說，如果基區(qū)擴散電阻兩端中的高電位一端比集電極電位低，則可放在同一隔離區(qū)內(nèi)。對于縱向PNP管來說，基區(qū)擴散電阻兩端中的低電位一端若比集電極電位高者，則該電阻與該晶體管可放在同一隔離區(qū)內(nèi)。P+P+劃分隔離區(qū)原則P+P+劃分隔離區(qū)原則PN結(jié)隔離溝

PN結(jié)隔離溝必須接到整個電路的最低電位上，以保證集電區(qū)—襯底處的PN結(jié)于反偏狀態(tài)。在上述原則的前提下，還要綜合考慮是否有利于電路性能的改善、成品率的提高等，靈活地劃分隔離區(qū)。劃分隔離區(qū)原則幾何對稱設(shè)計

若差分對管電流放大系數(shù)不對稱，集電極負載電阻不對稱，發(fā)射區(qū)面積不對稱，都會造成模擬電路的“失調(diào)”。 為減小失調(diào)電壓和失調(diào)電流，在版圖設(shè)計上就要采取“幾何對稱設(shè)計”。 所謂幾何對稱設(shè)計，就是兩個對稱的晶體管或兩個對稱電阻的版圖大小與形狀應(yīng)設(shè)計得完全一樣，同時版圖面積應(yīng)設(shè)計得稍大些，以減小幾何誤差。 另外，對稱管和對稱電阻應(yīng)盡可能靠近，并布放在對稱的位置上。幾何對稱設(shè)計差分放大電路的結(jié)構(gòu)-----對稱性結(jié)構(gòu)1=2=

VBE1=VBE2=VBE

rbe1=rbe2=rbe

RC1=RC2=RCRb1=Rb2=Rb差分放大電路的結(jié)構(gòu)-----對稱性結(jié)構(gòu)1=2熱對稱設(shè)計①輸入對管盡可能遠離輸出級的驅(qū)動管和功放管，以減小熱源”對輸入對管的影響。②應(yīng)以芯片的中心線為對稱軸，把對管布放在對稱軸兩側(cè)，把驅(qū)動管和輸出管也對稱地布放在對稱軸兩側(cè)。③用形狀、大小完全相同的NPN晶體管并聯(lián)成輸入差分對管。TI和T2并聯(lián)成一個輸入NPN管，T3和T4并聯(lián)成另一個輸入NPN管，然后采用交叉耦合辦法安排在對稱軸兩側(cè)。這種“熱對稱”設(shè)計方法也稱“交叉耦合熱對稱設(shè)計”。熱對稱設(shè)計圖形尺寸選擇原則合理選擇圖形尺寸十分重要。要根據(jù)制版精度、光刻精度、套版精度，以及電路對元件的要求和成品率等因素來確定。光刻尺寸越小，則版圖面積小，就頻率特性好，成本也越低。但要考慮光刻精度能否實現(xiàn)？成品率是否會下降？電路其他性能能否滿足？圖形尺寸選擇原則雙極型晶體管的圖形設(shè)計總體考慮設(shè)計集成電路元件的圖形和尺寸時，要綜合考慮工藝水平的限制（如最小尺寸）和電路性能指標的要求（如最大電流ICM、特征頻率fT、集電極串聯(lián)電阻rcs等。集成電路中對晶體管的要求主要是：

(1)有一定的fT；

(2)滿足要求的開關(guān)時間；

(3)能承受一定的電流；(4)具有較低的噪聲系數(shù)；

(5)具有一定的耐壓。在設(shè)計電路中的某一管子時，對上述各項要求不能同等地考慮，應(yīng)首先弄清此管子在電路中的作用，抓住主要矛盾，設(shè)計出符合要求的管子。雙極型晶體管的圖形設(shè)計總體考慮在設(shè)計電路中的某一管子時，對上一般晶體管的設(shè)計（1）設(shè)計步驟：

①根據(jù)擊穿電壓BVCBO，同時參照集電極串聯(lián)電阻rcs、集電結(jié)電容Cjc的要求選擇外延層電阻率ρepi；②根據(jù)管子最大工作電流ICM、特征頻率fT、基極串聯(lián)電阻rB、集電極串聯(lián)電阻rcs確定晶體管的圖形；③由ICM確定有效發(fā)射區(qū)長度LEeff；④根據(jù)以上條件和現(xiàn)有工藝水平確定晶體管尺寸；⑤考慮到隔離槽結(jié)深的橫向擴散及其集電極擴散區(qū)的距離，選取隔離島尺寸。（2）設(shè)計原則：根據(jù)電路和管子參數(shù)選擇尺寸和圖形，不滿足時要 再作修改。一般晶體管的設(shè)計（3）常用的幾種晶體管圖形

①單基極條圖形（適合于高頻小功率管）特點：a)有效發(fā)射區(qū)長度LEeff較短，允許通過最大電流ICM較??；b)晶體管面積小，有較高的fT；

c)基極串聯(lián)電阻rB較大，不利于提高晶體管的最高振蕩頻率fM及減小晶體管的噪聲。（3）常用的幾種晶體管圖形（3）常用的幾種晶體管圖形

②雙基極條圖形(適合于輸出管)

特點：a)與單基極條圖形相比，允許通過的最大電流ICM

較大；b)晶體管面積有所增加，fT稍低；

c)基極串聯(lián)電阻rB稍小，最高振蕩頻率fM稍高。（3）常用的幾種晶體管圖形（3）常用的幾種晶體管圖形

③基極和集電極引線孔都是馬蹄形結(jié)構(gòu)

(適合于輸出管)

特點：a)與雙基極條圖形相比，在發(fā)射區(qū)長和寬相同的情況下，允許通過的最大電流ICM和基極串聯(lián)電阻rB大致相同；b)集電極串聯(lián)電阻rcs小。故常用作輸出管的圖形。（3）常用的幾種晶體管圖形（3）常用的幾種晶體管圖形

④發(fā)射極和集電極引線孔都是馬蹄形結(jié)構(gòu)

(適合于輸出管)

特點：a)與③情況相比，允許通過的最大電流ICM相當；b)集電極串聯(lián)電阻rcs更小。故常用作輸出管的圖形。（3）常用的幾種晶體管圖形（3）常用的幾種晶體管圖形

⑤梳形結(jié)構(gòu)

(適合于輸出很大電流的管)

特點：a)允許通過更大的電流ICM，而保持良好的頻率特性。b)在工藝上對制版、光刻的要求很高：掩膜版的線條細，各塊掩膜版間要套得準。（3）常用的幾種晶體管圖形多發(fā)射極晶體管的設(shè)計+VVDQRCQ4Qc22R3b1BRc4Aoe211kΩ1.6kΩVc2QCCVR（+5V）e24kΩ130Ω（1）多發(fā)射極晶體管的用處與(非)門、或(非)門、與或非門輸入端的晶體管。多發(fā)射極晶體管的設(shè)計+VVDQRCQ4Qc22R3b1BRc（2）多發(fā)射極晶體管的優(yōu)缺點

優(yōu)點：作為各類門輸入端，可提高電路的開關(guān)速度。缺點：發(fā)射極之間的交叉漏電流和集電極正偏時引 起的漏電流大。

（3）對多發(fā)射極晶體管的要求：①多發(fā)射極Q1管的正向電流放大系數(shù)βF要大； ②Q1管的交叉電流放大系數(shù)β叉要小； ③Q1管的反向電流放大系數(shù)βR要小。多發(fā)射極晶體管的設(shè)計（2）多發(fā)射極晶體管的優(yōu)缺點多發(fā)射極晶體管的設(shè)計（4）達到要求的措施：①控制產(chǎn)生小的基區(qū)寬度WB和較大的發(fā)射區(qū)濃度，搞好清潔處理，可得較大的βF； ②把Q1管的基區(qū)設(shè)計成長脖子形狀，且把基區(qū)引線孔開在長脖子結(jié)構(gòu)遠離發(fā)射極的那一端。 目的：拉長發(fā)射極接觸與基極接觸之間的距離，縮小集電極接觸與基極接觸之間的距離。這樣，可以減小β叉和βR。

把E電極與B電極拉得很遠，且使各個E極也相隔較遠，可使β叉減小。

多發(fā)射極晶體管的設(shè)計（4）達到要求的措施：多發(fā)射極晶體管的設(shè)計（5）多發(fā)射極晶體管剖面圖及等效原理圖多發(fā)射極晶體管的設(shè)計（5）多發(fā)射極晶體管剖面圖及等效原理圖多發(fā)射極晶體管的設(shè)計

（6）縮小基區(qū)極接觸與集電極接觸之間的距離：①當

Q1管未飽和時，BC結(jié)反偏，此時rBB`的值附加在R1上，其影響只是減小了基極電流。 ②當

Q1管飽和時，BC結(jié)正偏，BC結(jié)向基區(qū)有注入。 由于rBB`的偏圧截止效應(yīng)，BC結(jié)只有在靠近基區(qū)接觸的少部分結(jié)面，才有強的發(fā)射作用。由于發(fā)射面積小于收集結(jié)面積，即使注入的電流也不能被收集。 此時，BC結(jié)有發(fā)射作用的有效部分只相當于一個二極管，沒有放大作用。 這樣，當

Q1管反向運用時，其反向電流放大系數(shù)βR

就很小，一般可認為βR

≤0.5。多發(fā)射極晶體管的設(shè)計（6）縮小基區(qū)極接觸與集電極接觸之間的距離：多發(fā)射極晶體管集成電路中的PNP管

(LateralPNPTransistor) 在模擬集成電路中常見的PNP晶體管是橫向PNP晶體管，這種結(jié)構(gòu)晶體管的發(fā)射區(qū)和集電區(qū)是在n型硅基片上用擴散或離子注入的辦法在形成NPN管基區(qū)同時形成的，而n型基片作為橫向PNP管的基區(qū)。 模擬集成電路中，高性能集成運放器具有互補輸出，要用PNP管作電平移位，有源負載也需采用NPN和PNP兩種管子。 因此，這種橫向PNP管雖然頻率特性差、電流放大系數(shù)小，但由于其工藝簡單，與NPN管工藝相容性強，因而獲得長期而廣泛的應(yīng)用。

集成電路中的PNP管(LateralPNPTransi

（1）橫向PNP結(jié)構(gòu)

集成電路中的PNP管

(LateralPNPTransistor)（1）橫向PNP結(jié)構(gòu)集成電路中的PNP管(Latera

（3）橫向PNP管的制作

橫向PNP管是這樣形成的：在N外延層上制作NPN晶體管的基區(qū)的同時，擴散出P型集電區(qū)和P型發(fā)射區(qū)。原來的N外延層作為橫向管基區(qū)，形成了PNP結(jié)構(gòu)。隨后繼續(xù)制作NPN管的發(fā)射區(qū)。這種結(jié)構(gòu)工藝簡單，與NPN管完全相容。集成電路中的PNP管

(LateralPNPTransistor)（3）橫向PNP管的制作集成電路中的PNP管(Late

（2）橫向PNP特點

①BVEBO、BVCBO較高，但BVCEO可能不高。主要是由于xjc深，epi高之故。 ②電流放大系數(shù)小，主要原因：由于工藝限制，基區(qū)寬度不可能太??；

集成電路中的PNP管

(LateralPNPTransistor)（2）橫向PNP特點集成電路中的PNP管(Latera

（3）橫向PNP管的制作

為改善橫向PNP管的性能，在版圖設(shè)計時要注意兩點： ①適當減小橫向基區(qū)寬度WB，但要以橫向管不透通為 限； ②盡可能減小發(fā)射區(qū) 面積與周長之比， 為此發(fā)射區(qū)采用 圓形為好，如圖 右所示。集成電路中的PNP管

(LateralPNPTransistor)（3）橫向PNP管的制作集成電路中的PNP管(Late

（4）襯底PNP管(縱向PNP管，SubstratePNPTransistor)

縱向襯底PNP管的構(gòu)成：利用P型襯底作為集電區(qū)，集電極從PN結(jié)隔離槽上方引出，N型外延層作為基區(qū)，而發(fā)射區(qū)是在做縱向NPN管基區(qū)擴散時同時形成，構(gòu)成了縱向PNP結(jié)構(gòu)，如圖所示。注入的空穴流集成電路中的PNP管

(LateralPNPTransistor)（4）襯底PNP管(縱向PNP管，Substrat

（4）襯底PNP管(縱向PNP管，SubstratePNPTransistor)

對于PN結(jié)隔離的集成電路，為達到隔離目的，其PN隔離結(jié)必須處于反偏，因此P型襯底就必須接到整個電路的最負的電位上。但由于P型襯底是襯底PNP晶體管的集電區(qū)，結(jié)果在集成電路中，只有允許集電極接全電路最負電位的PNP管才能采用這種管子，所以其用途具有局限性，主要用作集成運放、功率放大器等中的互補輸出級的PNP管。襯底PNP管利用外延層作為基區(qū)，所以基區(qū)寬度較大，因而電流放大系數(shù)和頻率特性也是不盡理想，β一般在10～30范圍，比橫向PNP管略大，特征頻率fT約為10MHz以上，比橫向PNP管稍好，但比縱向NPN管差集成電路中的PNP管

(LateralPNPTransistor)（4）襯底PNP管(縱向PNP管，Substrate7.1.2MOS晶體管的版圖設(shè)計

MOS管的典型物理表示法包括了兩個矩形，它們代表了為制造這個MOS管所需的光刻圖形。精確的“設(shè)計規(guī)則”指定了每個矩形的尺寸。 由圖可見，當多晶硅穿過有源區(qū)時，就形成了一個管子。在圖中當多晶硅穿過N擴散區(qū)時，形成NMOS，當多晶硅穿過P擴散區(qū)時，形成PMOS。7.1.2MOS晶體管的版圖設(shè)計 MOS管的典大尺寸MOS管的版圖設(shè)計

大尺寸MOS管用于提供大電流或大功率的輸出，在集成電路的設(shè)計中使用非常廣泛。它們的版圖一般采用并聯(lián)晶體管結(jié)構(gòu)的基本技術(shù)，以及減小多晶硅柵電阻的方法。大尺寸MOS管的版圖設(shè)計大尺寸MOS管的版圖設(shè)計 采用了并聯(lián)晶體管結(jié)構(gòu)后，因為共用源區(qū)和共用漏區(qū)技術(shù)的引入，使得在同樣的寬長比的情況下，源區(qū)和漏區(qū)的面積減小，并因此使得器件源極和漏極的PN結(jié)電容減小。這對于模擬集成電路設(shè)計有利。 當采用梳狀柵結(jié)構(gòu)時，對于叉指個數(shù)不同的結(jié)構(gòu)在設(shè)計上的考慮是有差別的----源、漏的面積與電容不相同。大尺寸MOS管的版圖設(shè)計大尺寸MOS管的版圖設(shè)計 當器件的尺寸大而叉指的個數(shù)較多時，如果采用簡單并列的方式，將由于叉指到信號引入點的距離不同引起信號強度的差