EDA課程設計多功能數(shù)字電子鐘

《數(shù)字電子技術基礎》EDA課程設計課件

授課教師：朱如琪

華中科技大學文華學院

《課設》須知

一、時間共計2周，即17、18周；二、地點：實驗中心計算機機房、實驗室、圖書館及教室；三、集體授課，即17周的星期1、2、3上午；四、在每日上午8：00～11：00,下午2：30～5：30為輔導答疑、上機、下載時間和自學設計查詢資料等安排；五、負責輔導答疑老師是祝宏、惠志敏、朱老師、趙慧、和郭婷老師（不分班）；負責下載驗證及驗收的老師是祝宏（1班）、惠志敏（2班）、

趙慧（3班）、和郭婷（4班）朱老師（5班）

；六、一人一組，下載演示，經(jīng)教師驗收及提問后，《課設》成績有效；七、《課設》報告于7月2前必須交到教師，不要復制，否則酌情處，倡導自學與交流，…

；

《課設》須知八、成績評定分3個部分：⑴基本功能下載演示；⑵功能擴展及應用描述語言VerilogHDL；⑶《課設》報告（*《課設》報告有規(guī)范要求）。

九、學生上機機房安排：實驗中心機房501、502。

講座一：

《課設》開題及設計與仿真方法輔導講座二：EDA開發(fā)板（裝置）和〝下載〞過程講座三：

QuartusⅡ（高版本）與DE2開發(fā)板入門指導(自愿參加)《課程設計》輔導講座《數(shù)電課程設計》講座一：

《課設》開題及設計與仿真方法

輔導

第一部分《課設》概述

一、目的二、要求三、EDA技術簡述四、數(shù)字系統(tǒng)的實現(xiàn)五、小型數(shù)字系統(tǒng)設計方法六、撰寫《課設》報告格式及要求七、《課設》注意事項

一、課程設計目的

1、課程設計是一實踐教學環(huán)節(jié)，是針對《數(shù)字電子技術》課程的要求，結合實踐對學生進行綜合設計性訓練，在自學和實踐訓練中培養(yǎng)學生理論聯(lián)系實踐和實踐動手能力，獨立地解決實際問題能力。一、目的：一、課程設計目的

2、通過課程設計是使學生熟悉和了解可編程專用數(shù)字邏輯電路的設計、開發(fā)流程，熟悉和了解現(xiàn)代EDA設計工具，初步掌握原理圖形輸入法和VerilogHDL語言的編程方法，掌握數(shù)字電子系統(tǒng)層次化的設計方法。一、目的：一、課程設計目的

3、提高學生應用計算機技術進行數(shù)字電路和小型數(shù)字系統(tǒng)的設計、仿真和輔助分析的能力；4、重在參與（親自實踐!），體會過程（有很多細節(jié)!），積累知識和實踐認識。注：小型數(shù)字系統(tǒng)的定義：多個功能底層模塊鏈接構成的頂層模塊，即硬件系統(tǒng)。課程設計課題小型數(shù)字系統(tǒng)：〝多功能數(shù)字電子鐘〞的頂層邏輯電路（參考）二、、課課程程設設計計要要求求1、綜合合應應用用《數(shù)字字電電子子技技術術基基礎礎》課程程中中的的理理論論知知識識去去獨獨立立地地完完成成一一個個設設計計課課題題；；二、、要要求求2、、鼓鼓勵勵學學生生自自學學和和查查閱閱有有關關參參考考資資料料，，培培養(yǎng)養(yǎng)學學生生獨獨立立分分析析和和解解決決實實際際問問題題的的能能力力；；二、、課課程程設設計計要要求求3、、熟熟悉悉和和了了解解現(xiàn)現(xiàn)代代EDA設設計計、、編編程程、、編編譯譯、、仿仿真真及及下下載載技技術術的的全全過過程程；；4、、學學會會撰撰寫寫課課程程設設計計報報告告；；5、、熟熟悉悉培培養(yǎng)養(yǎng)嚴嚴肅肅認認真真的的工工作作作作風風和和嚴嚴謹謹科科學學態(tài)態(tài)度度。。三、、EDA技技術術簡簡述述EDA是是電電子子設設計計自自動動化化（（ElectronDesignAutomatio））目前前電電子子技技術術的的發(fā)發(fā)展展使使電電子子系系統(tǒng)統(tǒng)越越來來越越來來復復雜雜，，傳傳統(tǒng)統(tǒng)的的手手工工和和簡簡單單工工具具已已無無法法滿滿足足設設計計需需求求，，因因而而利利用用計計算算機機和和相相應應的的設設計計軟軟件件成成為為當當前前常常用用的的設設計計方方法法。。數(shù)數(shù)字字系系統(tǒng)統(tǒng)設設計計的的發(fā)發(fā)展展日日新新月月異異，，數(shù)數(shù)字字系系統(tǒng)統(tǒng)設設計計的的理理念念和和設設計計方方法法在在過過去去的的幾幾十十年年時時間間也也發(fā)發(fā)生生了了深深刻刻的的變變化化，，三、、EDA技技術術簡簡述述三、、EDA技技術術簡簡述述EDA是是電電子子設設計計自自動動化化（（ElectronDesignAutomatio））數(shù)字系統(tǒng)統(tǒng)設計過過程被稱稱之為一一個自頂頂向下的的分級設設計過程程。設計計過程的的任何階階段，都都可以利利用仿真真工具對對仍處于于設計過過程中的的系統(tǒng)描描述進行行性能評評估與正正確性檢檢測。一個電子子系統(tǒng)設設計就是是從頂層層到底層層，邊設設計，邊邊仿真，，并依據(jù)據(jù)仿真結結果，反反復調整整或優(yōu)化化的過程程。三、EDA技術術簡述三、EDA技術術簡述目前EDA電子子技術的的發(fā)展已已成為現(xiàn)現(xiàn)代設計計技術的的核心，，沒有EDA技技術支持持，想要要完成超超大規(guī)模模集成電電路和專專用功能能集成電電路的設設計制造造是不可可想象。。三、EDA技術術簡述三、EDA技技術簡述述（ISP器器件的開開發(fā)流程程）四、數(shù)字字系統(tǒng)的的實現(xiàn)1、可編程程邏輯器件件（PLD－－ProgrammableLogicDevice））和EDA技術的出出現(xiàn)改變了了傳統(tǒng)的設設計思想，，使人們可可以通過設設計芯片來來實現(xiàn)各種種不同的功功能。將原原來由電路路板設計完完成的工作作大部分放放在芯片中中進行，大大大減輕了了原理圖和和印制板設設計的工作作量和難度度，且增加加了設計的的自由度，，提高效率率。四、數(shù)字系系統(tǒng)的實現(xiàn)現(xiàn)四、數(shù)字系系統(tǒng)的實現(xiàn)現(xiàn)2、目前前EDA開開發(fā)軟件和和PLD器器件也提供供了強有力力的支持。。用戶只只要對它編編程就可以以實現(xiàn)所需需要的功能能，而且可可以反復修修改、反復復編程（至至少一萬次次），保持持信息時間間有20年年，具有無無可比擬的的方便性和和靈活性。。四、數(shù)字系系統(tǒng)的實現(xiàn)現(xiàn)四、數(shù)字系系統(tǒng)的實現(xiàn)現(xiàn)3、CPLD（ComplexProgrammableLogicDevice）/FPGA（（FieldProgrammableGateArray））還具有靜態(tài)態(tài)可重復編編程或在線線動態(tài)重構構特性，使使硬件的功功能可象軟軟件一樣通通過編程來來修改，不不僅使設計計修改和產產品升級變變得十分方方便，而且且極大地提提高了電子子系統(tǒng)的靈靈活性和通通用能力。。（復雜PLD和現(xiàn)現(xiàn)場可編程程門陣列））四、數(shù)字系系統(tǒng)的實現(xiàn)現(xiàn)四、數(shù)字系系統(tǒng)的實現(xiàn)現(xiàn)4、專用集成電電路（ASIC）是是指專門為為某一應用用領域或專專門用戶需需要而設計計、制造的的集成電路路。它可以以將某些專專業(yè)電路或或電子系統(tǒng)統(tǒng)設計在一一個芯片上上，構成單單片集成系系統(tǒng)，即片片上系統(tǒng)SOC(SystemonChip)。ASIC作作為集成電電路（IC）技術與與特定用戶戶的整機或或系統(tǒng)技術術緊密結合合的產物，，與通用集集成電路相相比，在構構成電子系系統(tǒng)時具有有以下幾個個方面的優(yōu)優(yōu)越性：四、數(shù)字系系統(tǒng)的實現(xiàn)現(xiàn)四、數(shù)字系系統(tǒng)的實現(xiàn)現(xiàn)⑴縮小體積、、減輕重量量、降低功功耗；⑵提高可靠性性，用ASIC芯片片進行系統(tǒng)統(tǒng)集成后外外部連線減減少，因而而可靠性明明顯提高；；⑶易于獲得高高性能，ASIC是是針對專門門應用而特特別設計的的；系統(tǒng)設設計、電路路設計、工工藝設計之之間緊密結結合，這種種一體化的的設計有利利于獲得前前所未有的的高性能系系統(tǒng)；⑷增強保密性性，電子產產品中的ASIC芯芯片對用戶戶來說相當當于一個"黑匣子"，難于仿仿造；⑸在大批量應應用時，可可顯著降低低系統(tǒng)成本本。四、數(shù)字系系統(tǒng)的實現(xiàn)現(xiàn)五、數(shù)字系系統(tǒng)的設計計方法1、分為為原理圖輸輸入法和硬硬件描述語語言設計兩兩種方式。。原理圖輸輸入法具有有直觀、形形象等優(yōu)點點。硬件描述語語言(如VerilogHDL語言）設設計是一種種利用文本本形式描述述自己的設設計，然后后利用EDA工具進進行綜合和和仿真，最最后轉變?yōu)闉槟撤N目標標文件，再再用CPLD和FPGA器件件來具體實實現(xiàn)。五、數(shù)字系系統(tǒng)的設計計方法五、數(shù)字系系統(tǒng)的設計計方法2、普遍應用自自頂向下的的設計過程程(Top-down)。首首先從系統(tǒng)統(tǒng)的頂層（（頂層工程程文件）開開始，根據(jù)據(jù)用戶的要要求對系統(tǒng)統(tǒng)作準確描描述，即確確定系統(tǒng)的的輸入和輸輸出的關系系。再將系系統(tǒng)劃分和和定義為能能夠實現(xiàn)的的、相對獨獨立的子系系統(tǒng)（底層層模塊）設設計，然后后利用EDA來具體體實現(xiàn)。五、數(shù)字系系統(tǒng)的設計計方法五、數(shù)字系系統(tǒng)的設計計方法3、VerilogHDL語言言是用于數(shù)數(shù)字電路設設計硬件描描述語言，，并已成為為IEEE標準?？煽梢院苋菀滓椎匕岩淹晖瓿傻脑O計計移植到不不同廠家不不同型號的的型片上。。VerilogHDL語言能能形式化、、抽象地表表示電路的的結構和行行為，支持持邏輯設計計中層次與與領域的描描述，可借借用高級語語言的特點點來簡化電電路的描述述，并具有有電路仿真真與驗證機機制以保證證設計的正正確。此外外，它還具具有工藝無無關性…。五、數(shù)字系系統(tǒng)的設計計方法六、撰寫數(shù)字字系統(tǒng)的設計計報告1、封面〝數(shù)字電路EDA課程設設計報告〞、、專業(yè)、班級級、姓名、學學號、合作者者、指導教師師及制作日期期；2、標題及及任務書；；3、關鍵詞詞（不少于5個）；4、內容摘摘要；5、總體方方案或工作原原理示意框圖圖（或流程圖圖）；6、頂層邏輯電路路圖組成、信信號定義及原原理簡單敘述述；7、低層功功能模塊設計計，邏輯抽象象（定義input和和output），，簡述邏輯電電路工作原理理，并要求附附有*.gdf和*.v文件及文文件中語句注注釋；六、撰寫設計計報告格式及及要求(供參考)六、撰寫數(shù)字字系統(tǒng)的設計計報告8、對應各各模塊功能仿仿真波形（數(shù)數(shù)據(jù)分析）分分析及結論；；9、選用芯片型號、定定義芯片管腳腳號（列表格格示意）及簡簡述下載過程程；10、《課程程設計》設計中遇到問問題及解決方方法；11、《課程程設計》設計項目完成成最終結論；；12、《課程設計》項目的特點和和實用性；；13、心得體會或結結束語；14、參閱教材及文文獻；15、其他他。上述共計15項欄目六、撰寫設計計報告格式及及要求(供參考)七、數(shù)字電路路課程設計須須知1、《課設》一人人一組；2、學生必須獨立立完成編程、、仿真及下載載全過程，并并演示經(jīng)各班班教師驗收后后，學生《課課設》成績有有效；3、《課設》設計計報告一人一一份，《課課設》報告按按照要求格式式書寫（至少少含有12項項），定于18周末（6月24日））前交，不不要復制，否否則酌情處理理，倡導自學學與交流，要要講誠信…；4、成績績評定分5部部分：⑴多功功能數(shù)字電子子鐘基本功能能實現(xiàn)為60分；⑵《《課設》報報告分為20分；⑶擴擴展電子鐘鐘功能加分；；⑷用Verilog語語言描述編程程文件加分；；⑸有創(chuàng)新項項目加分；總總分為100分，即2個個學分。七、課程設計計注意事項第二部分課課程設計舉例例課程設計舉例例方法一：用原原理圖輸入方法二：用VerilogHDL描述語語言標題：設計汽汽車尾燈指示示控制電路(vlkc2.gdf)任務書：設計要求是假假設汽車尾部部左、右兩側側各有三個指指示燈（用發(fā)發(fā)光二極管模模擬）控制功能包括括：①正常行駛時時指示燈全滅滅；②汽車臨時剎剎車時，左、、右兩側三個個指示燈全亮亮；③右轉彎時，，右側三個指指示燈按循環(huán)環(huán)順序點亮；；設計項目舉例例（方法一：：用原理圖輸輸入）標題：設計汽汽車尾燈控制制電路(vlkc2.gdf)④左轉彎時，，左側三個指指示燈按循環(huán)環(huán)順序點亮；；⑤汽車倒車時時，所有指示示燈按CLK信號同步閃閃爍；請在在Max＋plusⅡ軟件系系統(tǒng)平臺上建建立汽車尾燈燈控制電路的的頂層電路文文件并完成編編譯和仿真。。設計項目舉例例（方法一：：用原理圖輸輸入）方法一：用原原理圖輸入其其設計步驟1、邏輯抽象象；2、按題意列列功能表；；3、設計系統(tǒng)統(tǒng)原理框圖、、頂層圖形文文件和子模塊塊；4、建立文件件夾，輸入設設計工程項目目名和建頂層層圖形文件（（空殼）；5、設計底層層各模塊*.gdf文文件，仿真底底層各模塊*.gdf文文件（略），，分析正確并并打包；6、打開頂層層圖形文件，，調用創(chuàng)建包包符號，設計計數(shù)字系統(tǒng)原原理圖；7、仿真頂層層*.gdf文件，并并分析仿真波波形，分析正正確后并定義義芯片管腳號號、下載；8、給出結論論。vlkc2.gdf1、邏輯抽抽象：輸入變變量有時鐘鐘CLK（CP），模式式輸入I4、、I3、I2、I1、I0；輸出變變量：汽車尾尾部左、右兩兩側共有6個個輸出變量，，即L3、L2、L1及及R3、R2、R1。畫畫示意框圖。。2、汽車尾尾燈控制電路路功能表如下下表所示。設計項目舉例例（方法一：：用原理圖輸輸入）功能表如下表表所示：將功能欄目設設為地址輸入入（A2,A1,A0）），其功能表如下表表所示：注：三位二進進制環(huán)形計數(shù)數(shù)器Q2,Q1,Q0將功能欄目設設為地址輸入入，其功能表如下表表所示：將功能欄目設設為最小項地地址輸入，其其功能表如下表表所示，試用最小項形形式表示其邏邏輯函數(shù)。將功能欄目設設為最小項地地址輸入，其其功能表如下下表所示，試試用最小項形形式表示其邏邏輯函數(shù)。邏輯函數(shù)產生生器：汽車尾尾燈控制電路路數(shù)據(jù)選擇器74LS151的應用用解：先寫出最小項項表達式如R1。3、設計汽汽車尾燈控制制電路框圖、、及頂層原理圖如圖1所示。。圖1尾燈燈控制電路頂頂級框圖和頂頂層原理圖4、頂層*.gdf原理理圖形文件如如圖2所示。。圖2尾燈燈控制電路的的頂層圖形文文件5、建立設計計工程項目名名和頂層圖形形文件（空殼殼vlkc2.gdf））6、設計底層層各模塊*.gdf文文件，仿真底底層各模塊*.gdf文文件（略），，分析并打包包；⑴ic1模塊邏輯電電路圖及創(chuàng)建建符號ⅰ、編碼器的的功能：列功功能表；ⅱ、編碼器的的組成：由74148和和非門構成。。⑴ic1模塊邏輯電電路圖及創(chuàng)建建符號邏輯電路原理理簡述：①由由8/3線優(yōu)優(yōu)先編碼器74LS148和非門電電路組成的5/3編碼器器電路。輸入入變量為IN[4..0],輸出變變量為A2,A1,A0；②當輸入入變量為IN[4..0]=01111時,即即得A2A1A0=100,推理得得IN[4..0]=10111時時,即得A2A1A0=011,……。完成5/3編碼器器電路功能。。（參閱教材材P140頁頁集成電路CD4532）⑴ic1模塊邏輯電電路圖、仿真真波形及創(chuàng)建建符號⑴ic1模塊邏輯電電路圖、仿真真波形及創(chuàng)建建符號仿真波形分析析及結論：由仿真波形分分析得知輸入入變量IN[4..0]與輸出變變量A[2..0]之間間關系，分析析過程完全符符合5/3線線優(yōu)先編碼器器功能。邏輯輯電路設計正正確。⑵ic2模模塊邏輯電路路圖及創(chuàng)建符符號ⅰ、環(huán)形計數(shù)數(shù)器的功能：：畫狀態(tài)圖；；ⅱ、編碼器的的組成：由D觸發(fā)器和門門構成，見教教材7P25頁。⑵ic2模模塊邏輯電路路圖、仿真波波形及創(chuàng)建符符號⑵ic2模模塊邏輯電路路圖、仿真波波形及創(chuàng)建符符號邏輯電路原理理簡述：參閱閱教材P258頁例6.2.3。。分析得①由D觸發(fā)器器和門電路組組成的環(huán)形計計數(shù)器。輸入入變量為CLK,輸出變變量為Q2,Q1,Q0；②驅動方方程為D2=Q1,D1=Q0,D0=~Q1&~Q0。。狀態(tài)方程為為Q2<=Q1,Q1<=Q0,Q0<=~Q1&~Q0;③狀態(tài)態(tài)狀換圖為上上述所示。。⑵ic2模模塊邏輯電路路圖及創(chuàng)建符符號⑵ic2模模塊邏輯電路路圖及創(chuàng)建符符號仿真波形分析析及結論：由仿真波形分分析得知輸入入變量CLK上邊沿作用用下，輸出變變量Q[2..0]狀態(tài)態(tài)轉換過程或或稱時序關系系，分析過程程完全符合環(huán)環(huán)形計數(shù)器狀狀態(tài)轉換圖功功能。電路設設計正確。⑶ic3模模塊邏輯電路路圖及創(chuàng)建符符號ⅰ、函數(shù)發(fā)生生器的功能：：列功能表；；ⅱ、寫邏輯表表達式；由最最小項…；ⅲ、函數(shù)發(fā)發(fā)生器的組成成：由74151數(shù)據(jù)選選擇器發(fā)器構構成，見教材材P157頁頁。⑶ic3模模塊邏輯電路路圖及創(chuàng)建符符號⑶ic3模模塊邏輯電路路圖及創(chuàng)建符符號6、打開頂層層圖形文件，，調用已創(chuàng)建建包符號，設設計數(shù)字系統(tǒng)統(tǒng)原理電路圖圖；7、仿真頂層層*.gdf文件，并并分析仿真波波形，分析正確后并并定義芯片管管腳號、下載載。7、仿真頂層層*.gdf文件，并并分析仿真波波形，分析正確后并并定義芯片管管腳號、下載載。8、結論：分分析汽車尾燈燈控制電路的的仿真波形圖圖，由圖可知知仿真波形圖圖具有5項功功能，即滅燈燈、急剎車、、左拐彎、右右拐彎及倒車車等。仿真波波形圖完全符符合設計功能能要求，設計計達到課題要要求。提問：若再增加二二項功能，將將作如何設計計？課程設計舉例例方法一：用原原理圖輸入方法二：用VerilogHDL描述語語言汽車尾燈控制制電路框圖由由三部分組成成，即5∕3線優(yōu)先編碼碼器、環(huán)形計計數(shù)器和組合合邏輯電路組組成。環(huán)形計計數(shù)器的狀態(tài)態(tài)圖如圖3所所示。組合邏邏輯電路根據(jù)據(jù)控制模式A2A1、、A0，并結結合功能真值值表，用VerilogHDL硬硬件描述語言言完成編譯和和仿真。(vkc2b.gdf)設計項項目舉舉例（（方法法二：：用HDL描述述語言言）方法二二：用用VerlogHDL描述述語言言其設設計步步驟1、建建立文文件夾夾，輸輸入設設計工工程項項目名名和建建頂層層圖形形文件件（空空殼）），保保存文文件(vkc2b.gdf)退出；；2、設設計底底層各各模塊塊*.v文文件件，仿仿真底底層各各模塊塊*.v文文件件（略略），，仿真真波形形正確確并打打〝包〞；3、打打開頂頂層圖圖形文文件(vkc2b.gdf)，調用用已創(chuàng)創(chuàng)建〝包〞符號，，設計計數(shù)字字系統(tǒng)統(tǒng)原理理圖；；4、仿仿真頂頂層*.gdf文文件，，并分分析仿仿真波波形，，分析正正確后后并選選用PLD芯片片定義義芯片片管腳腳號、、下載載；5、給給出結結論。。/*5/3線編編碼器器ic1*/moduleic1(I,A);output[2:0]A;input[4:0]I;reg[2:0]A;always@(I)beginif(I[4]==0)A=3'b100;elseif(I[3]==0)A=3'b011;elseif(I[2]==0)A=3'b010;elseif(I[1]==0)A=3'b001;elseif(I[0]==0)A=3'b000;elseA=3'bx;endendmodule1、建建立設設計工工程項項目名名和頂頂層圖圖形文文件（（空殼殼）；；2、設設計底底層各各模塊塊*.v文文件件，仿仿真底底層各各模塊塊*.v文文件件（略略），，仿真真波形形正確確并打打包；；/*環(huán)環(huán)形形計數(shù)數(shù)器ic2*/moduleic2(Q,CLK);output[2:0]Q;inputCLK;reg[2:0]Q;always@(posedgeCLK)beginQ[2]<=Q[1];Q[1]<=Q[0];Q[0]<=~Q[1]&&~Q[0];endendmodule/*組組合合邏輯輯電路路，即即數(shù)字字函數(shù)數(shù)發(fā)生生器ic3*/moduleic3(R3,R2,R1,L3,L2,L1,CLK,D,M);outputR3,R2,R1,L3,L2,L1;inputCLK;input[2:0]D,M;regR3,R2,R1;regL3,L2,L1;always@(MorDorCLK)begincase(M)0:beginR2=0;R1=0;R0=0;L2=0;L1=0;L0=0;end1:beginR2=1;R1=1;R0=1;L2=1;L1=1;L0=1;end2:beginR2=D[2];R1=D[1];R0=D[0];L2=0;L1=0;L0=0;end3:beginR2=0;R1=0;R0=0;L2=D[0];L1=D[1];L0=D[2];end4:beginR2=~CLK;R1=~CLK;R0=~CLK;L2=~CLK;L1=~CLK;L0=~CLK;endendcaseendEndmodule4、仿仿真頂頂層*.gdf文文件，，并分分析仿仿真波波形，，分析正正確后后并選選用PID及定定義芯芯片管管腳號號、下下載；；；3、打打開頂頂層圖圖形文文件，，調用用已創(chuàng)創(chuàng)建〝包〞符號，，設計計數(shù)字字系統(tǒng)統(tǒng)原理理電路路圖；；5、結結論：：分析析汽車車尾燈燈控制制電路路的仿仿真波波形圖圖，由由圖可可知仿仿真波波形圖圖具有有5項項功能能，即即滅燈燈、急急剎車車、左左拐彎彎、右右拐彎彎及倒倒車等等。仿仿真波波形圖圖完全全符合合設計計功能能要求求，設設計達達到課課題要要求。。第三部部分課課程設設計項項目簡簡述課程設設計課課題Ⅰ設計計要求求：⑴⑴小時時計數(shù)數(shù)器為為8421BCD碼碼24進制制；；分和和秒計計數(shù)器器為8421BCD碼60進進制計計數(shù)器器；⑵⑵基本本功能能為：：①正正常走走時；；②②能校校〝時時〞和和校〝〝分〞〞；③③整點點報時時；④④時時段控控制。。⑶擴擴展功功能例例如①①定點點鬧時時；②②星期期計數(shù)數(shù)顯示示；③③……。系統(tǒng)示示意框框圖如如下圖圖所示示。1、多多功能能數(shù)字字電子子鐘（（必做做）課程設設計課課題信號定定義：：系統(tǒng)示示意框框圖圖圖中輸輸入變變量為為秒時時鐘CPS，校校時、、校分分變量量為SWH、SWM；；輸出出變量量為小小時H、分分M及及秒S，以以及報報時FU和和時段段控制制變量量Z。。1、多多功能能數(shù)字字電子子鐘（（必做做）課程設設計課課題請用原原理圖圖輸入入法（（即圖圖形輸輸入法法）及及硬件件描述述語言言設計計（VerilogHDL語言言）兩兩種方方法在在Max-plusⅡ軟軟件系系統(tǒng)平平臺上上建立立多功功能數(shù)數(shù)字電電子鐘鐘電路路的頂頂層層文件件并完完成編編譯、、仿真真及下下載。。1、多多功能能數(shù)字字電子子鐘（（必做做）課程設設計課課題Ⅱ、輸輸入入變量量：時時鐘CPS，校校分變變量為為SWH、、SWM；輸出變變量：：小小時計計時H[7..4]、H[3..0]為8421BCD碼輸輸出，，其時時鐘為為CPH；；分計計時M[7..4]、M[3..0]為8421BCD碼輸輸出，，其時時鐘為為CPM;秒計計時S[7..4]、S[3..0]為8421BCD碼輸輸出，，其時時鐘為為CPS；；報時時FU和時時段控控制變變量Z等。。Ⅲ、建建議議：在在頂層層文件件中，，由若若干低低層模模塊（（“打打包””）組組成整整個多多功能能數(shù)字字鐘，，事先先分別別對各各模塊塊作設設計、、仿真真及打打包（（創(chuàng)建建的新新的邏邏輯電電路包包），，最最后級級連各各模塊塊，統(tǒng)統(tǒng)調、、仿真真、選選擇芯芯片及及下載載，從從而實實現(xiàn)各各項功功能。。1、多多功能能數(shù)字字電子子鐘撰寫數(shù)數(shù)字系系統(tǒng)的的設計計報告告1、封封面面〝數(shù)字字電路路EDA課課程設設計報報告〞〞、專專業(yè)、、班級級、姓姓名、、學號號、合合作者者、指指導教教師及及制作作日期期；；2、標題題及任務書書；3、關鍵鍵詞（不少少于5個））；4、內容容摘要；5、總體體方案示意意圖或工作作原理框圖圖（或流程程圖）；6、頂層邏輯電電路圖組成成、信號定定義及簡單單敘述；；7、低層層功能模塊塊設計，邏邏輯抽象（（定義input和output），簡簡述邏輯電電路工作原原理，并要要求附有*.gdf和*.v文件及及文件中語語句注釋；；撰寫設計報報告格式及及要求(供參考)撰寫數(shù)字系系統(tǒng)的設計計報告8、對應應各模塊功功能仿真波波形（數(shù)據(jù)據(jù)分析）分分析及結論論；9、選用芯片型號、、定義芯片片管腳號（（列表格示示意）及簡簡述下載過過程；10、《《課程設計計》設計中遇到到問題及解解決方法；；11、《課課程設計》》設計項目完完成最終結結論；12、《課程設計》項目的特點點和實用性性；13、心得體會或或結束語；；14、參閱教材及及文獻；；15、其其他。上述共計15項欄目目撰寫設計報報告格式及及要求(供參考)課程設計課課題Ⅳ、有關規(guī)規(guī)定：⑴《《課設》一一人一組；；⑵設計仿仿真及下載載、演示必必須經(jīng)教師師在實驗室室驗收后，，學生《課課設》成績績有效；⑶⑶《課設設》設計報報告一人一一份，定于于18周末末（6月24日）前前交。Ⅴ、成績評評定分3部部分：⑴多多功能數(shù)字字電子鐘基基本功能實實現(xiàn)，經(jīng)演演示驗收后后為60分分；⑵報報告分為為20分，，按報告格格式要求書書寫（內含含有兩種設設計方法，，即分別用用原理圖方方法和用Verilog語言言描述模塊塊）；⑶⑶自己擴展展電子鐘的的其他功能能加分；⑷⑷用Verilog語言描述述模塊加分分；總分為為100分分。1、多功能能數(shù)字電子子鐘課程設計課課題設計要求：：⑴控制功功能包括①①洗衣機的的為待機5秒→正轉轉60秒→→待機5秒秒→反轉60秒，并并用3個LED燈和和7段顯示示器分別表表示其工作作狀態(tài)和顯顯示相應工工作狀態(tài)下下的運行循循環(huán)次數(shù)；；②可自自行設定洗洗衣機的循循環(huán)次數(shù)，，這里設最最大的循環(huán)環(huán)次數(shù)為設設置15,即（1111）B次；③具具有緊急情情況的處理理功能。當當發(fā)生緊急急情況時，，立即轉入入到待機狀狀態(tài)，緊急急情況解除除后繼續(xù)執(zhí)執(zhí)行后續(xù)步步驟；④洗洗衣機設定定循環(huán)次數(shù)數(shù)遞減到零零時，立即即報警，以以表示洗衣衣機設定洗洗衣機的循循環(huán)次數(shù)已已經(jīng)結束。。2、半自動動洗衣機控控制電路（（選做）課程設計課課題⑵擴展功能能由自己擬擬定、發(fā)揮揮與創(chuàng)新；；請用原理圖圖輸入法（（圖形輸入入法）和硬硬件描述語語言設計（（VerilogHDL語語言）兩種種方法在Max-plusⅡⅡ軟件系統(tǒng)統(tǒng)平臺上建建立數(shù)字洗洗衣機控制制電路的頂頂層文件件并完成編編譯和仿真真。輸入變量：：時鐘CLK，直接接清零CLR，暫停停/連續(xù)EN，置數(shù)數(shù)（預置數(shù)數(shù)）LD，，設定洗衣衣機的循環(huán)環(huán)次數(shù)（如如0011次）；輸出變量：：三個工作作狀態(tài)S、、R、L，，一個工作作過程周期期t(秒)，8421BCD碼HR[3:0]和LR[3:0]輸出。。報警信號號ALARM。2、半自動動洗衣機控控制電路（（選做）第四部分〝〝多多功能數(shù)字字電子鐘〞〞的設計與與仿真簡述述課程設計課課題1、〝秒〞〞〝分〞〞〝小時時〞計時單單元功能電電路模塊⑴〝秒〞〞〝分〞〞計時功功能電路模模塊課程設計課課題邏輯電路原原理簡述：：①由二片片74161和門電電路組成；；Q[3..0]作作個位計計數(shù)，Q[7..4]作作十位計數(shù)數(shù)；②個個位計數(shù)為為（9）時時，在時鐘鐘作用下個個位計數(shù)器器置零、十十位作加1計數(shù)；③③當邏輯輯電路輸出出Q為（59）時，，在時鐘作作用下計數(shù)數(shù)器同步置置零；④④進位信號號是低電平平有效，而而且與～CPS。課程設計課課題1、〝秒〞〞〝分〞〞〝小時時〞計時單單元功能電電路模塊⑴〝秒〞〞〝分〞〞計時功功能電路Verilog語言言描述modulevm60(MH,ML,CP60M,CPM);output[3:0]MH;output[3:0]ML;outputCP60M;inputCPM;reg[3:0]MH;reg[3:0]ML;always@(posedgeCPM)beginif((MH[3:0]==4'b0101)&(ML[3:0]==4'b1001))beginMH[3:0]<=4'b0000;ML[3:0]<=4'b0000;endelseif(ML[3:0]==4'b1001)beginML[3:0]<=4'b0000;MH[3:0]<=MH[3:0]+1'b1;endelsebeginMH[3:0]<=MH[3:0];ML[3:0]<=ML[3:0]+1'b1;endendassignCP60M=~(~MH[3]&MH[2]&~MH[1]&MH[0]&ML[3]&~ML[2]&~ML[1]&ML[0]&~CPM);endmodule課程設計課題題〝秒〞計時功功能電路其仿仿真波形分析仿真波形形可知：①S[3..0]作個位位計數(shù)，S[7..4]作十位位計數(shù)；②邏邏輯電路輸出出為（59））時，在時鐘鐘作用下計數(shù)數(shù)器同步置零零；③個位計計數(shù)為（9））時，在時鐘鐘作用下個位位計數(shù)器置零零、十位作加加1計數(shù)；④④…。結論是是符合秒計時時規(guī)律，邏輯輯電路設計正正確。⑵〝小時時〞計時功功能電路（略略）課程設計課題題2、〝小時〞〞、〝分〞及及〝秒〞計時時功能電路級級連數(shù)字電子鐘最最基本的計時時電路在CPS（秒）時時鐘作用下，，其電路輸出出變量為H[7..0]，M[7..0]及S[7..0]，按8421BCD碼碼正常走時，，電路為異步步時序邏輯電電路。課程設計課題題2、〝小時〞〞、〝分〞及及〝秒〞計時時功能電路級級連由電路分析得得知時序電路路為異步結構構，在CPS（秒）時時鐘用下，〝〝秒〞模塊計計時為59時時發(fā)出一進位位信號CP60S（低電電平），即CPM;〝〝分〞模塊計計時為59時時發(fā)出一進位位信號CP60M（低電電平），即CPH;〝〝小時〞模塊塊計時為24進制。電子子鐘計時電路路的輸出變量量為H[7..0]，，M[7..0]及S[7..0]，按按8421BCD碼正常常計數(shù)走時。。仿真波形如下下：仿真波形分析析及結論：由仿真波形分分析得知在CPS（秒））時鐘作用下下，電路正常常走時。分析析過程完全符符合多功能數(shù)數(shù)字電子鐘最最基本的計時時功能，邏輯輯電路設計正正確。課程設計課題題仿真波形如下下：仿真波形分析析及結論：由仿真波形分分析得知在CPS（秒））時鐘作用下下，電路正常常走時。分析析過程完全符符合多功能數(shù)數(shù)字電子鐘最最基本的計時時功能，邏輯輯電路設計正正確。課程設計課題題2、〝小時〞〞、〝分〞及及〝秒〞計時時功能電路級級連特別提示示由電路分析得得知時序電路路為異步結構構，在CPS（秒）時時鐘用下，〝〝秒〞模塊計計時為59時時發(fā)出一進位位信號CP60S（低電電平），即CPM;〝〝分〞模塊計計時為59時時發(fā)出一進位位信號CP60M（低電電平），即CPH;〝〝小時〞模塊塊計時為24進制。電子子鐘計時電路路的輸出變量量為H[7..0]，，M[7..0]及S[7..0]，按按8421BCD碼正常常計數(shù)走時。。仿真波形如下下：注意CP60S、、CP60M進位信號仿真波形分析析及結論：由仿真波形分分析得知在CPS（秒））時鐘作用下下，電路正常常走時。分析析仿真波形過過程看出異步步時鐘邏輯電電路，在設計計上做到其效效果視為同步步邏輯電路，，即輸出變量量Q,均在CPS的上升升沿作用下?。》抡娌ㄐ稳缦孪拢鹤⒁釩P60S、、CP60M進位信號仿真波形分析析及結論：由仿真波形分分析得知在CPS（秒））時鐘作用下下，電路正常常走時。分析析仿真波形過過程看出異步步時鐘邏輯電電路，在設計計上做到其效效果視為同步步邏輯電路，，即輸出變量量Q,均在CPS的上升升沿作用下?。≌n程設計課題題3、校正〝小小時〞、〝分分〞ⅰ、校正〝分分〞的原理：：2選一邏輯輯電路，即SWM＝0時，CPM=CPS(校分);SWM＝＝1時，CPM=CP60S(正常常走時)；；ⅱ、邏輯電路路的組成：由由門構成。課程設計課題題3、校正〝小小時〞、〝分分〞ⅰ、校正〝小小時〞的原理理：2選一邏邏輯電路，即即SWH＝0時，CPH=CPS(校時);SWH＝1時，CPH=CP60M(正常走走時)；ⅱ、邏輯電路路的組成：由由門構成。課程設計課題題3、校正〝小小時〞、〝分分〞邏輯電路原理理簡述：①由由與非門和非非門電路組成成的2選一數(shù)數(shù)據(jù)選擇器；；輸入變量為為CPS、CP60M、、CP60S、及SWH、SWM,輸出變量為為CPH、CPM；②SWHSWM=01時電電路功能為〝〝校時〞，SWHSWM=10時電電路功能為〝〝校分〞，SWHSWM=11時電電路功能為正正常走時。仿真波形如下下：仿真波形分析析及結論：由仿真波形分分析得知在SWHSWM=01時時，電路完成成〝校時〞功功能；SWHSWM=10時電電路完成〝校校分〞功能；；在SWHSWM=11時，電電路正常走時時。分析過程程完全符合多多功能數(shù)字電電子鐘校時功功能，邏輯電電路設計正確確。課程設計課題題仿真波形如下下：仿真波形分析析及結論：由仿真波形分分析得知在SWHSWM=01時，電路完完成〝校時時〞功能；；SWHSWM=10時時電路完成成〝校分〞〞功能；；在SWHSWM=11時時，電路正正常走時。。分析過程程完全符合合多功能數(shù)數(shù)字電子鐘鐘校時功能能，邏輯電電路設計正正確。課程設計課課題課程設計課課題3、校正〝〝小時〞、、〝分〞提出問題：：在邏輯電電路設計上上如何處理理和解決，，即SWH=0，SWM=0時邏輯電電路功能是是同時為〝〝校時〞又又〝校分〞〞，應避避免（SWH，SWM）=00電路功功能，即無無效（禁止止）。使之之與（SWH，SWM）=11時電路路功能為正正常走時。。3、校正〝〝小時〞、、〝分〞（（改進型））3、校正〝〝小時〞、、〝分〞邏輯電路原原理簡述：：①由2/4譯碼器器、與非門門和非門電電路組成的的校時、校校分邏輯電電路；輸入入變量為CPS、CP60M、CP60S、及及SWH、、SWM,輸出變量量為CPH、CPM；②WHWM=01時電路路功能為〝〝校時〞，，WHWM=10時時為〝校分分〞，SWHSWM=11(00)時時電路功能能為正常走走時。仿真波形如如下：仿真波形分分析及結論論：由仿真波形形分析得知知在SWHSWM=01時時，電路完完成〝校時時〞功能，，即（CPH=CPS）；SWHSWM=10時電電路完成〝〝校分〞功功能（CPM=CPS）；；在SWHSWM=11(00)時，電路路正常走時時。分析過過程完全符符合多功能能數(shù)字電子子鐘校時功功能，邏輯輯電路設計計正確。課程設計課課題〝多功能數(shù)數(shù)字電子鐘鐘〞的頂層層邏輯電路路（參考））課程設計課課題3、校正〝〝小時〞、、〝分〞modulevjaoshi(CPH,CPM,CP60M,CP60S,CPS,SWH,SWM);inputCP60M,CP60S,CPS,SWH,SWM;outputCPH,CPM;regCPH,CPM;always@(SWHorSWMorCP60SorCP60MorCPS)begincase({SWH,SWM})2'b11:beginCPH<=CP60M;CPM<=CP60S;end2'b01:beginCPH<=CPS;CPM<=CP60S;end2'b10:beginCPM<=CPS;CPH<=CP60M;end2'b00:beginCPH<=CP60M;CPM<=CP60S;endendcaseendendmodule課程設計課課題4、整點報報時（S3＝0時500HZ、S3＝＝1時1KHZ）邏輯電路原原理簡述：：①由門電電路和2選選1選擇器器組成的組組合電路；；輸入變量量為M[7..0]、S[7..0]以及矩形形波1Khz、500hz,輸出變量量為FU；；②當M[7..0]=01011001、、S[7..0]=01010001，……時，即（（51）、、（53）、（（55）、、（57）、秒時時電路功能能為〝報4聲低音〞〞，F(xiàn)U=500hz，注注意這時S3=0；；③當（（59）秒秒時，即S3＝1時時…。課程設計課課題4、整點報報時（S3＝0時500HZ、S3＝＝1時1KHZ）ⅰ、整點報報時的原理理：譯碼，，即譯出59分51秒、53秒…59秒；ⅱ、邏輯電電路的組成成：由門和和T觸發(fā)器器構成。課程設計課課題4、整點報報時（S3＝0時500HZ、S3＝＝1時1KHZ）邏輯電路原原理簡述：：①由與非非門和非門門電路組成成的組合電電路；輸入入變量為M[7..0]、S[7..0]以及及矩形波1Khz、、500hz,輸出出變量為FU；②當當M[7..0]=01011001、S[7..0]=01010001，…時，，即（51）、（53）、、（55）、（57）、、秒時電路路功能為〝〝報4聲低低音〞，F(xiàn)U=500hz，注意這這時S3=0；③當當（59）秒時，，即S3＝＝1時…。。課程設計課課題4、整點報報時仿真波形如如下：仿真波形分分析及結論論：由仿真波形形分析得知知在時段控控制上，即即在59分分51秒、、53秒、、55秒、、57秒電電子鐘揚聲聲器發(fā)出500HZ低音，59秒發(fā)出出1KHZ高音。分分析過程完完全符合多多功能數(shù)字字電子鐘整整點報時功功能，邏輯輯電路設計計正確。課程設計課課題課程設計課課題4、整點報報時(方法法二，提出出問題自行行研討！)ⅰ、整點報報時的原理理：譯碼，，即譯出59分49秒、51秒…59秒；（S[7..0]>01001000,即G48＝＝1）ⅱ、邏輯電電路的組成成：由門、、7485和T觸發(fā)發(fā)器構成。。仿真波形如如下：仿真波形分分析及結論論：由仿真波形形分析得知知在時段控控制上，即即在59分分49秒、、51秒、、53秒、、55秒、、57秒電電子鐘揚聲聲器發(fā)出500HZ低音，59秒發(fā)出出1KHZ高音。分分析過程完完全符合多多功能數(shù)字字電子鐘整整點報時功功能。課程設計課課題〝多功能數(shù)數(shù)字電子鐘鐘〞的頂層層邏輯電路路（參考））4、整點報報時modulevbaoshi(M,S,CP1k,FU);input[7:0]M,S;inp