集成電路可靠性測試系統(tǒng)設(shè)計

電子科技大學(xué)UNIVERSITYOFELECTRONICSCIENCEANDTECHNOLOGYOFCHINA學(xué)士學(xué)位論文BACHELORDISSERTATION“工程實(shí)踐研究”結(jié)題論文題目集成電路可靠性測試系統(tǒng)設(shè)計學(xué)生姓名學(xué)號專業(yè)學(xué)院微電子與固體電子學(xué)院指導(dǎo)教師謝小東副教授指導(dǎo)單位微電子與固體電子學(xué)院年月日摘要摘要眾所周知,經(jīng)過多年發(fā)展,為了面向現(xiàn)階段日益多元化的市場需求,半導(dǎo)體存儲器種類也愈加繁多。當(dāng)前,針對各種應(yīng)用環(huán)境,現(xiàn)有的存儲器單元也在功能性和性能上越來越多樣化。而作為一種較為常見的可編程只讀半導(dǎo)體存儲器,得益于其獨(dú)特的結(jié)構(gòu),OTP(OneTimeProgrammable存儲器具有優(yōu)良的可靠性、非易失性、抗輻照性等性質(zhì),因而也被廣泛應(yīng)用于航空航天、密鑰存儲等特殊領(lǐng)域。本課題的目的是基于已有64Kbit反熔絲OTP存儲器芯片,設(shè)計一套專用可靠性測試系統(tǒng),以實(shí)現(xiàn)對OTP存儲器在不同溫度以及電流、電壓環(huán)境下的可靠性測試。本文從64Kbit反熔絲OTP存儲器芯片的結(jié)構(gòu)出發(fā),進(jìn)一步解釋了OTP存儲器的讀取工作原理,分析了其讀取時序,并在此基礎(chǔ)上以電路模塊的方式描述了基于FPGA(Field-ProgrammableGateArray平臺的集成電路可靠性測試系統(tǒng)設(shè)計。關(guān)鍵詞:OTP存儲器,集成電路可靠性測試,FPGA平臺IABSTRACTABSTRACTAsisuniversallyacknowledged,inordertomeetwiththediverseneedsofthemarket,semi-conductormemoryhasbeenenjoyingagrowingnumberofcategoriesthroughyearsofdevelopment.Nowadays,basedontherequirementsofvariouskindsofapplication,varietiesoffunctionandperformanceofsemi-conductormemoryhasbeendeveloped.OTP(OneTimeProgrammablememory,asakindofPROM(ProgrammableReadOnlyMemory,enjoyshighreliability,nonvolatilityandradiation-hardfeatureforitsspecialstructure,whichmakesitawonderfulchoiceforaerospaceuseandfieldsalike.ThepurposeofthisprojectistodevelopakindofspecificsystemforICnonvolatilitymeasurement,whichallowsustotestthenonvolatilityof64KbitOTPROMindifferenttemperature,current,andvoltagecondition.Basedonthestructureof64KbitOTPROM,thispaperexplainedhowitworksanddescribedthemodulardesignofthesystemonFPGA(Field-ProgrammableGateArrayplatform.Keywords:OTPROM,ICnonvolatilitymeasurement,FPGAplatformII目錄目錄第一章引言(11.1研究工作的背景與意義(11.2常見OTP存儲器特性(31.3本論文的結(jié)構(gòu)安排(4第二章OTP存儲器原理(52.1OTP存儲器簡介(52.2OTP存儲器內(nèi)部結(jié)構(gòu)(72.3反熔絲結(jié)構(gòu)(82.4OTP存儲器的工作原理及操作(102.5本章小結(jié)(14第三章集成電路可靠性測試系統(tǒng)開發(fā)環(huán)境(153.1VHDL語言簡介(153.2賽靈思FPGA開發(fā)平臺簡介(163.3AldecActive-HDL仿真工具簡介(163.4賽靈思ISEDesignSuite開發(fā)套件簡介(173.5AltiumDesigner簡介(173.6本章小結(jié)(18第四章基于OTP存儲器的可靠性測試系統(tǒng)設(shè)計(194.1集成電路可靠性測試系統(tǒng)總體設(shè)計簡介(194.2OTP存儲器芯片接口電路(204.3FPGA模塊(224.4PC端設(shè)計(344.5電壓及溫度控制模塊(354.6本章小結(jié)(35III目錄第五章集成電路可靠性測試系統(tǒng)的實(shí)現(xiàn)與測試(375.1FPGA模塊代碼綜合(375.2集成電路可靠性測試系統(tǒng)功能測試(385.3本章小結(jié)(40第六章結(jié)束語(41參考文獻(xiàn)(42致謝(43外文資料原文(44外文資料譯文(45第一章引言第一章引言1.1研究工作的背景與意義自從20世紀(jì)半導(dǎo)體器件發(fā)端以來,半導(dǎo)體技術(shù)的發(fā)展勢頭愈來愈兇猛。在摩爾定律的指導(dǎo)下,每隔18個月左右,半導(dǎo)體技術(shù)就會進(jìn)行一次大范圍的革新,大跨步向前發(fā)展。隨著半導(dǎo)體行業(yè)的不斷推陳出新、不斷向前進(jìn)步,無論是國際還是國內(nèi)社會都發(fā)生了翻天覆地的變化,更多的社會價值被創(chuàng)造出來。隨著半導(dǎo)體技術(shù)的不斷向前發(fā)展,其在國民經(jīng)濟(jì)中的地位愈發(fā)地舉足輕重。半導(dǎo)體行業(yè)涉足的領(lǐng)域十分廣泛,無論是在通信、多媒體領(lǐng)域,還是在制造業(yè)領(lǐng)域、國防領(lǐng)域,甚至于在汽車、醫(yī)療衛(wèi)生以及公益領(lǐng)域都不難發(fā)現(xiàn)半導(dǎo)體技術(shù)的身影。半導(dǎo)體技術(shù)不僅僅使得社會生產(chǎn)不斷向前發(fā)展,還大大提高了人民的生活水平,豐富了人們的物質(zhì)文化生活,徹底革新了人們的工作方式和娛樂模式。在通信領(lǐng)域,有線通信的出現(xiàn)使得烽火、狼煙、書信等通信方式被徹底拋棄,使得通信成本大大降低的同時,還使實(shí)時通信成為可能。時至今日,無線通信以及數(shù)字網(wǎng)絡(luò)的出現(xiàn),不僅僅使得隨時隨地實(shí)時通信不再僅僅是一個夢想,還使得通信保密性與安全性大大提升。不僅如此,隨著新的通信技術(shù)的來臨,移動互聯(lián)網(wǎng)大大發(fā)展,萬物互聯(lián)的時代也已近在眼前。不僅僅是在通信行業(yè)。伴隨著半導(dǎo)體技術(shù)的發(fā)展,自動化技術(shù)使得制造業(yè)效率大大提升,將人類從繁重而危險的重復(fù)性勞動中解放出來。在醫(yī)療衛(wèi)生領(lǐng)域,電子醫(yī)療器械幫助醫(yī)者更好的了解患者病情,更好地進(jìn)行病情確診與康復(fù)治療,已然成為現(xiàn)代醫(yī)學(xué)的左膀右臂。隨著半導(dǎo)體行業(yè)不斷的技術(shù)革新,半導(dǎo)體技術(shù)已然滲透到各個行業(yè)和社會的各個領(lǐng)域,成為了幾乎全世界任何一個國家的國民經(jīng)濟(jì)的最重要的組成部分之一。隨著數(shù)字計算的不斷發(fā)展,人們對電子產(chǎn)品的需求量不斷加大,對數(shù)字產(chǎn)品的性能要求不斷提升。與此同時,隨著半導(dǎo)體技術(shù)工藝水平的不斷提高、集成電路特征尺寸不斷下降、處理器架構(gòu)不斷更新迭代,微處理器性能也已經(jīng)不可同日而語,所以存儲器性能也就逐漸成為制約馮·諾依曼計算機(jī)體系的主要因素之一。當(dāng)下,半導(dǎo)體存儲器可以按如下分類方式進(jìn)行簡單分類:電子科技大學(xué)“工程實(shí)踐研究”結(jié)題論文圖1-1半導(dǎo)體存儲器分類如圖,半導(dǎo)體存儲器根據(jù)其旨在掉電后是否會喪失所存儲信息,在大類上可以分為易失性存儲和非易失性存儲。其中,易失性存儲在系統(tǒng)對其供電時可以正常工作,但一旦掉電或者系統(tǒng)停止工作,存儲器中保存的數(shù)據(jù)就會丟失。根據(jù)存儲單元的電路結(jié)構(gòu)以及其工作原理的不同,可以將易失性存儲器分為兩大類:靜態(tài)隨機(jī)存儲,即SRAM,以及動態(tài)隨機(jī)存儲,即DRAM。SRAM以其讀寫靈活、方便、快速的特點(diǎn),被廣泛應(yīng)用于當(dāng)前的超級計算體系的主存模塊以及微型計算機(jī)體系的高速緩沖模塊等領(lǐng)域。相比于傳統(tǒng)的6管SRAM存儲單元,DRAM單元則要簡單得多。DRAM單元由一個晶體管和一個電容器構(gòu)成,通過電容器存儲電荷來記錄數(shù)據(jù)。但是由于電容器存在電荷泄露的問題,為了保證數(shù)據(jù)不會在系統(tǒng)工作時丟失或改變,DRAM存儲單元需要每隔一段時間進(jìn)行一次刷新操作,從而為電容器補(bǔ)充電荷。因此,DRAM的存儲機(jī)理要相對復(fù)雜,讀寫速度相對與SRAM來說要慢很多,但是受益于DRAM的高集成度以及較低的成本,DRAM更適合被應(yīng)用于大容量存儲器的存儲單元。非易失性存儲不同于易失性存儲器。除非被擦除或者重新燒寫數(shù)據(jù),否則非易失性存儲器內(nèi)存儲的數(shù)據(jù)一般不會改變,可以在系統(tǒng)關(guān)閉或者掉電的情況下進(jìn)行數(shù)據(jù)保存。在分類方面,非易失性存儲可以分為掩膜只讀存儲器,即MASKROM,可編程只讀存儲器,即PROM,以及可擦除可編程只讀存儲器,即EPROM。在常見的對可擦除可編程只讀存儲器的改進(jìn)存儲器中,常見的還有電可擦除可編程只讀存儲器,即EEPROM,以及閃存,即Flash。MASKROM以一個已經(jīng)記錄了數(shù)據(jù)的原始掩膜版為基礎(chǔ),在制造過程中就已經(jīng)被寫入了數(shù)據(jù),出場后數(shù)據(jù)不可更改。MASKROM的成本低廉,適用于不需改寫數(shù)據(jù)的情景。PROM對MASKROM第一章引言進(jìn)行了改善,解決了MASKROM不能改寫數(shù)據(jù)的問題,允許用戶對數(shù)據(jù)進(jìn)行一次修改,因此PROM在某些場景下也被稱為一次性可編程只讀存儲器,即OTPROM(OneTimeProgrammableReadOnlyMemory。OTP存儲器的優(yōu)勢在于其高集成度與低成本,所以被廣泛應(yīng)用于航空航天、密鑰存儲等領(lǐng)域。EPROM為了使得PROM可以被重讀燒寫,采取了紫外線擦除的方式,使得數(shù)據(jù)被擦除,進(jìn)而允許用戶對存儲器進(jìn)行多次燒寫。但是由于紫外線擦除的方式使得存儲器效率不高,速度低下,封裝成本高,EPROM只在計算機(jī)存儲的歷史上曇花一現(xiàn),很快就被允許電擦除的EEPROM以及Flash存儲單元所取代。這兩種單元速度快、集成度高,相比于EPROM成本更低,現(xiàn)已被廣泛使用于微機(jī)系統(tǒng)當(dāng)中。當(dāng)今時代,存儲器種類越來越多,存儲器在微機(jī)系統(tǒng)中的地位也越來越重要。在微機(jī)系統(tǒng)中,尤其是專用微機(jī)系統(tǒng)中,存儲器模塊的故障甚至是失效,很有可能會在經(jīng)濟(jì)、軍事等領(lǐng)域帶來難以估量的災(zāi)難性后果,所以,在極端情況下,存儲器的功能、性能可靠性測試的重要性也就顯得尤為突出。1.2常見OTP存儲器特性作為PROM,OTP允許用戶對其進(jìn)行一次燒錄以修改其數(shù)據(jù)。出廠后,OTP存儲器內(nèi)部存儲的原始數(shù)據(jù)為某一定值,即全為“0”或者全為“1”。OTP存儲器只允許用戶一次編程,一旦編程,數(shù)據(jù)不可修改、不能擦除。OTP存儲器內(nèi)部的存儲單元一般為熔絲結(jié)構(gòu)和反熔絲結(jié)構(gòu)。對于熔絲結(jié)構(gòu),其未被熔斷前可導(dǎo)電,讀出電平為低電平,如需對其編程使其讀出電平為高電平,就需要施以大電流使其熔斷。對于反熔絲結(jié)構(gòu),其在未被擊穿前無法導(dǎo)電,讀出電平為高電平,如需對其編程使其讀出電平為低電平,就需要施以高電壓使其擊穿。熔絲結(jié)構(gòu)一般情況下有一條熔絲連接字線和位線,出場默認(rèn)為低電平。反熔絲結(jié)構(gòu)存儲單元一般為層疊式結(jié)構(gòu)構(gòu)成電容單元,出廠默認(rèn)為高電平。本課題所采用的集成電路單元為64KbitOTP存儲器,其具體的特點(diǎn)如下:⑴具有非易失性:OTP存儲器一般具有兩種狀態(tài),即未編程狀態(tài)和已編程狀態(tài),其依靠電路是否導(dǎo)通來存儲數(shù)據(jù),故除極端情況外,數(shù)據(jù)極難被更改,掉電等情況也不會影響到其數(shù)據(jù)存儲。⑵具有較高的可靠性對于常見OTP存儲器來說,其擊穿和熔斷所需的電壓、電流值相對較高,在正常狀況下極難改變其狀態(tài)。同時,在實(shí)驗(yàn)室條件下,OTP存儲器的可靠性至少為40年。電子科技大學(xué)“工程實(shí)踐研究”結(jié)題論文⑶具有較快的速度無論是熔絲OTP存儲器還是反熔絲OTP存儲器,其非導(dǎo)通狀態(tài)下的寄生電容和導(dǎo)通狀態(tài)下的電阻的值都不大,所以相較于其他類型的存儲器,在相同的工藝水平下,OTP存儲器的讀取時間都要小很多,讀取時間甚至可以下降到納秒量級。⑷具有較高的集成度相較于其他類型的存儲器,尤其是SRAM,OTP存儲器具有更簡單的結(jié)構(gòu),因此單個OTP存儲單元所占用的版圖空間也就更小,因此基于OTP單元設(shè)計的存儲器模塊集成度也就更高。⑸具有更好的抗輻照性能由于OTP存儲器具有較為獨(dú)特的結(jié)構(gòu),其天生具有相對于其他類型的存儲器來說更好的抗輻照性能,尤其是引入鏡像結(jié)構(gòu)后,其錯誤率相比其他類型的存儲器下降了幾個數(shù)量級,極為適合各種惡劣的工作環(huán)境。1.3本論文的結(jié)構(gòu)安排本文的章節(jié)結(jié)構(gòu)安排如下:第一章,對存儲器的分類、功能以及工作原理進(jìn)行簡述,簡要分析現(xiàn)階段存儲器的發(fā)展情況以及可靠性測試系統(tǒng)設(shè)計的背景環(huán)境。第二章,對專用OTPROM的封裝類型、結(jié)構(gòu)、存儲原理、工作方式以及使用方式進(jìn)行簡要分析,介紹OTPPROM的操作方式。第三章,基于FPGA平臺,以模塊化的方式,簡述整個可靠性測試系統(tǒng)的工作原理、工作方式以及設(shè)計思路,具體介紹系統(tǒng)的不同模塊的功能以及內(nèi)部結(jié)構(gòu)。第四章,主要介紹了對整個系統(tǒng)功能的測試,包括在不同的電流電壓和溫度環(huán)境下對存儲器單元的測試操作。第二章OTP存儲器原理由于其可靠性高、抗輻照性能好等優(yōu)勢,近年來,OTP存儲器在密鑰存儲、航空航天等領(lǐng)域大行其道,發(fā)展迅速,應(yīng)用范圍越來越廣泛。本章內(nèi)容首先對使用的OTP存儲器的功能進(jìn)行了簡要介紹,同時還介紹了其內(nèi)部結(jié)構(gòu)和工作原理,以方便后文進(jìn)行系統(tǒng)開發(fā)的原理介紹。2.1OTP存儲器簡介本課題采用的OTP存儲器具有異步時鐘、高性能的特點(diǎn),數(shù)據(jù)讀取時間大約在45~55ns之間,標(biāo)準(zhǔn)工作電壓為3.3V,其封裝外形、引腳分配如下圖所示:圖2-1OTP存儲芯片管腳示意圖如圖所示,該OTP存儲芯片總共有28個管腳,其中,控制線共有3根,電源線共有2根,地址線共有13根,數(shù)據(jù)線共有8根,還有兩根管腳為備用擴(kuò)展引腳。該存儲芯片的具體管腳功能如下表所示:表2-1OTP存儲器管腳功能CE芯片使能信號,低電平有效OE輸出使能信號,低電平有效PE編程使能信號,低電平有效,燒錄時復(fù)用為變成電壓輸入端VDD電源電壓輸入端GND零電位輸入端A12~A013位地址線,A5~A3在初始化過程中復(fù)用為初始化控制信號DQ7~DQ08位雙向數(shù)據(jù)端口其中,CE、PE、OE三個管腳均為低電平有效的使能控制端,使OTP芯片具有四個工作狀態(tài):無效狀態(tài)、讀出狀態(tài)、編程狀態(tài)以及三態(tài)狀態(tài)。不同的使能輸入對應(yīng)的狀態(tài)如下:表2-2OTP存儲器使能輸入與工作狀態(tài)對照表CEOEPE工作狀態(tài)001編程010讀出011三態(tài)1**無效如上表所示,當(dāng)片選使能信號端CE為高電平時,整個OTP芯片不工作,為無效狀態(tài)。當(dāng)片選使能信號端CE為低電平時,OTP存儲芯片被選中,開始工作。此時,如果輸出使能信號端OE為低電平,編程使能信號端PE為高電平,則OTP芯片工作在讀出狀態(tài)下,芯片將13位地址線輸入的地址信號對應(yīng)的數(shù)據(jù)讀出;如果輸出使能信號端OE為高電平,編程使能輸入端PE為低電平,則OTP芯片工作在編程狀態(tài)下,編程電壓Vpp將13位地址線對應(yīng)的地址進(jìn)行數(shù)據(jù)燒錄,此時編程使能信號端PE同時復(fù)用為編程電壓Vpp的輸入端口;如果輸出使能信號端OE和編程使能信號端PE均位高電平,則芯片工作在三態(tài)狀態(tài),OTP存儲器的雙向數(shù)據(jù)端口對外呈現(xiàn)高阻狀態(tài)。2.2OTP存儲器內(nèi)部結(jié)構(gòu)相較于其他SRAM等其他類型的存儲器,OTP存儲器的內(nèi)部結(jié)構(gòu)相對更家簡單。其存儲單元主要有兩種,即熔絲結(jié)構(gòu)和反熔絲結(jié)構(gòu)。本課題所使用的OTP存儲器采用了反熔絲結(jié)構(gòu),因此本節(jié)主要介紹反熔絲OTP存儲器內(nèi)部結(jié)構(gòu)。本課題所采用的OTP存儲器由地址譯碼單元、存儲陣列單元、編程電路單元、讀出電路單元、控制邏輯單元以及雙向數(shù)據(jù)端口所構(gòu)成,其結(jié)構(gòu)如下:圖2-2OTP存儲器內(nèi)部結(jié)構(gòu)如上圖所示,在OTP存儲器工作時,13位地址線將地址信號發(fā)送給地址譯碼單元,片選使能端CE、編程使能端PE、輸出使能端OE分別將對應(yīng)的使能信號發(fā)送給控制邏輯單元,數(shù)據(jù)發(fā)送、接受管腳則被連接到雙向數(shù)據(jù)端口,根據(jù)OTP存儲器狀態(tài)選擇接受或者發(fā)送數(shù)據(jù)。在OTP存儲器中,存儲陣列是存儲器最主要的部分,是存儲器的主體部分。存儲陣列由眾多的反熔絲結(jié)構(gòu)存儲單元所組成。存儲陣列是整個OTP存儲器用于數(shù)據(jù)存儲的模塊,其中的存儲單元越多,其規(guī)模和容量也就越大。反熔絲存儲單元為本課題使用的OTP存儲器的最基本單元,可以存儲1位二進(jìn)制數(shù)據(jù),每8個反熔絲存儲單元為一組,用來存儲一個8位的數(shù)據(jù),構(gòu)成一個字節(jié)的信息。OTP存儲器中,每一個地址都對應(yīng)一組八個存儲單元,換句話說,OTP存儲器的每一個地址都對應(yīng)一個字節(jié)的數(shù)據(jù)。OTP存儲器的地址譯碼模塊則是將二進(jìn)制的地址數(shù)據(jù)進(jìn)行譯碼使之成為8K位的字線控制信號并選中地址信號所對應(yīng)的存儲單元。在控制邏輯模塊的控制下,存儲器可以對所選中的存儲單元進(jìn)行讀取或者編程操作。OTP存儲器的讀出電路能夠?qū)⒋鎯﹃嚵袉卧鎯Φ臄?shù)據(jù)讀出。當(dāng)OTP存儲器的控制邏輯單元將存儲器置于讀出狀態(tài)下時,讀出電路單元根據(jù)輸入的地址,將被選中的存儲單元的數(shù)據(jù)通過位線讀取出來并通過雙向數(shù)據(jù)端口進(jìn)行輸出。OTP存儲器的編程電路單元能夠根據(jù)輸入數(shù)據(jù)對存儲陣列進(jìn)行編程操作。當(dāng)OTP存儲器的控制邏輯單元將存儲器置于編程狀態(tài)下時,編程電路將根據(jù)輸入的地址信號對存儲單元進(jìn)行編程操作,將從雙向數(shù)據(jù)端口輸入的8位數(shù)據(jù)寫入被選中的地址單元中。OTP存儲器的雙向數(shù)據(jù)端口可以對數(shù)據(jù)進(jìn)行發(fā)送和接收操作,是存儲器內(nèi)、外部數(shù)據(jù)彼此連通的接口。當(dāng)OTP存儲器的控制邏輯單元將存儲器置于編程狀態(tài)下時,雙向數(shù)據(jù)端口可以作為輸入端口,將外部發(fā)送過來的數(shù)據(jù)送入到存儲器內(nèi)部。當(dāng)OTP存儲器的控制邏輯單元將存儲器置于讀出狀態(tài)下時,雙向數(shù)據(jù)端口可以作為輸出端口,將被讀出電路單元讀出的數(shù)據(jù)送出OTP存儲器。當(dāng)OTP存儲器的控制邏輯單元將存儲器置于三態(tài)狀態(tài)下時,雙向數(shù)據(jù)端口對存儲器內(nèi)部和外部的數(shù)據(jù)都不再進(jìn)行讀取,呈高阻態(tài),隔絕內(nèi)外部數(shù)據(jù)通信。OTP存儲器的控制邏輯單元能夠根據(jù)片選使能端CE、輸出使能端OE、編程使能端PE的輸入狀態(tài)控制OTP存儲器的工作狀態(tài),并控制OTP存儲器的讀出電路單元、編程電路單元以及雙向數(shù)據(jù)端口的工作狀態(tài)。通過不同的CE、OE、PE組合,OTP存儲器的控制邏輯單元可以產(chǎn)生不同的控制信號,并通過控制信號開控制OTP存儲器的編程和讀出[1]。2.3反熔絲結(jié)構(gòu)OTP存儲器在分類上,通過存儲單元的結(jié)構(gòu)不同,大致可以分為兩類,即熔絲結(jié)構(gòu)OTP存儲器和反熔絲結(jié)構(gòu)OTP存儲器。熔絲結(jié)構(gòu)存儲器在字線和位線之間通過熔絲相連,編程時通過向熔絲結(jié)構(gòu)施加大電流使得熔絲結(jié)構(gòu)熔斷而完成數(shù)據(jù)的燒寫。反熔絲存儲器一般情況下字線和位線通過電容結(jié)構(gòu)相連。需要編程時,對反熔絲結(jié)構(gòu)施以大電壓以使其擊穿完成數(shù)據(jù)燒寫。由于相較于傳統(tǒng)熔絲結(jié)構(gòu),反熔絲結(jié)構(gòu)具有更小的面積,所以集成度和成本相較于熔絲結(jié)構(gòu)都有較大的提升,因此反熔絲結(jié)構(gòu)OTP存儲器的地位也越來越重要。越來越多的領(lǐng)域開采用反熔絲存儲器的應(yīng)用,圖2-3反熔絲存儲單元結(jié)構(gòu)示意如圖2-3所示,該圖展示了本課題所采用的64Kbit反熔絲OTP存儲器的內(nèi)部存儲單元的結(jié)構(gòu)圖。每一個存儲單元由兩個并聯(lián)的、完全相同的反熔絲結(jié)構(gòu)來構(gòu)成。反熔絲結(jié)構(gòu)由電容構(gòu)成。反熔絲存儲器在設(shè)計過程中通常采用鏡像設(shè)計以降低故障率。例如,對一個64Kbit的OTP存儲器來說,如果故障率為10-5,則在不采用鏡像設(shè)計的64Kbit存儲器中故障位的期望值為0.64,在采用鏡像設(shè)計的64Kbit存儲器中故障位的期望值則下降到0.0000064,故障率大大下降。在編程過程中,用戶可以通過初始化,對存儲單元只進(jìn)行一側(cè)燒寫,也可以進(jìn)行同時燒寫。在OTP存儲器的讀出模式下,當(dāng)反熔絲結(jié)構(gòu)未被擊穿時,其電阻值非常大,通?？梢赃_(dá)到1000MΩ的數(shù)量級。此時,其大電阻導(dǎo)致的較高的分壓使得位線BL讀出高電平;反熔絲結(jié)構(gòu)燒斷后,其電阻通常下降很多,下降到1000Ω以下的數(shù)量級,分壓能力大大減小,位線BL讀出電壓變?yōu)榈碗妷骸Ｔ贑MOS工藝中通過將M3、M4管兩個MOS管的源極、漏極和體極短接,利用柵電容來實(shí)現(xiàn)反熔絲結(jié)構(gòu)功能。M0、M1兩只MOS管則構(gòu)成了保護(hù)電路。讀取模式下兩管關(guān)閉,對電路無太大影響,在燒錄模式下兩管開啟,拉高反熔絲結(jié)構(gòu)下端電壓,避免不需編程的反熔絲結(jié)構(gòu)因?yàn)殡娢徊钸^高而被誤燒錄。M5、M6兩個MOS管則被用做通路選擇開關(guān)。當(dāng)其中一只MOS管導(dǎo)通時,對應(yīng)一側(cè)的反熔絲結(jié)構(gòu)被選通,用戶可以對存儲單元進(jìn)行燒寫或讀出操作。因此,用戶在對OTP存儲器進(jìn)行操作前需要先進(jìn)行初始化操作。2.4OTP存儲器的工作原理及操作通過前文可知,OTP存儲器共有四種工作狀態(tài):無效狀態(tài)、讀出狀態(tài)、編程狀態(tài)和三態(tài)狀態(tài)。同時,對存儲器進(jìn)行讀寫操作前需要進(jìn)行初始化操作。由于本課題只涉及到對OTP存儲器的初始化和讀操作,因此本節(jié)將從工作原理和操作方式兩個方面對OTP的初始化操作和讀操作的工作原理進(jìn)行介紹。由前文2.3節(jié)可知,OTP存儲器的每一個存儲單元都由兩個完全鏡像對稱的反熔絲結(jié)構(gòu)構(gòu)成,每個反熔絲結(jié)構(gòu)都可以被單獨(dú)選通。因此,就存在左選通、右選通和全部選通。不論用戶需要對OTP存儲器進(jìn)行編程操作亦或是讀出操作,都需要提前對存儲器進(jìn)行一次存儲單元內(nèi)部不同反熔絲結(jié)構(gòu)的選通操作,這一操作也就是OTP存儲器的初始化操作。在用戶進(jìn)行初始化操作時,13位地址線的譯碼操作被掛起,A5~A3三根信號線被復(fù)用為OTP存儲器的初始化控制信號線,負(fù)責(zé)控制OTP存儲器存儲單元不同的反熔絲結(jié)構(gòu)的選通狀態(tài)。表2-3OTP存儲器選通狀態(tài)對照表A5A4A3選通狀態(tài)000兩側(cè)反熔絲結(jié)構(gòu)均選通001只選通右側(cè)反熔絲結(jié)構(gòu)010只選通左側(cè)反熔絲結(jié)構(gòu)011兩側(cè)反熔絲結(jié)構(gòu)均選通1**無效如上表所示,當(dāng)用戶在對OTP存儲器進(jìn)行初始化操作時,如果A5信號為高電平,則為無效的初始化狀態(tài),如果A5信號為低電平,那么當(dāng)A4、A3均為低電平或均為高電平時,兩側(cè)反熔絲結(jié)構(gòu)都被選通;當(dāng)A4為低電平,A3為高電平時,右側(cè)反熔絲結(jié)構(gòu)被選通,左側(cè)反熔絲結(jié)構(gòu)無效;當(dāng)A4信號為高電平,A3信號為低電平時,左側(cè)反熔絲結(jié)構(gòu)被選通,右側(cè)反熔絲結(jié)構(gòu)無效。在本課題使用的64KbitOTP存儲器內(nèi)部,有一組用于鎖存初始化控制信號的觸發(fā)器,在觸發(fā)器將A5~A3地址線輸入的初始化控制信號進(jìn)行鎖存后,就可以釋放A5~A3地址線。釋放A5~A3地址線后,只要這組觸發(fā)器的狀態(tài)沒有發(fā)生改變,那么存儲單元被初始化后,反熔絲結(jié)構(gòu)的選通狀態(tài)就永遠(yuǎn)不會改變。OTP存儲器內(nèi)部的觸發(fā)器為由編程使能信號PE和輸出使能信號OE所控制的下降沿觸發(fā)器,其時鐘信號的表達(dá)式為:CLK=(~PEAND(~OE。由前文不難得出,OTP存儲器的初始化操作的時序圖如下:圖2-4OTP存儲器初始化時序圖由圖2-4不難得知,OTP存儲器的初始化操作一共有以下幾個步驟:⑴將片選使能信號端CE置為低電平,將OTP存儲器置于工作狀態(tài)。此時,編程使能信號PE和輸出使能信號OE信號同時復(fù)用構(gòu)成OTP存儲器內(nèi)部觸發(fā)器的時鐘信號。為了將存儲器置于讀出狀態(tài),可以先將編程使能端PE置為高電平,輸出使能端OE置為低電平,此時OTP存儲器內(nèi)部觸發(fā)器的時鐘信號為低電平。⑵將A5~A3這三根地址線復(fù)用,作為存儲器初始化狀態(tài)的控制信號輸入管腳,根據(jù)不同的用戶需求對A5~A3分別賦予不同的值并保持,直到初始化操作結(jié)束。A(5:3PEOECE⑶待存儲器初始化控制信號A5~A3穩(wěn)定后,維持輸出使能信號OE為低電平不變,通過將編程使能信號PE拉低,使得OTP存儲器內(nèi)部觸發(fā)器的時鐘變?yōu)楦唠娖?并保持一定時間。⑷待編程使能信號PE變?yōu)榈碗娖讲⑶襉TP存儲器內(nèi)部觸發(fā)器的時鐘CLK保持穩(wěn)定后,將編程使能信號PE維持為低電平不變,將輸出使能端OE拉高為高電平并維持一定時間。由于CLK=(~PEAND(~OE,此時OTP存儲器內(nèi)部觸發(fā)器的時鐘信號CLK會產(chǎn)生一個下降沿,同時OTP存儲器的內(nèi)部觸發(fā)器會將通過A5~A3三根地址線輸入的反熔絲結(jié)構(gòu)選通控制信號進(jìn)行鎖存。⑸待OTP存儲器的內(nèi)部觸發(fā)器將經(jīng)由A5~A3三根地址線輸入的反熔絲結(jié)構(gòu)選通控制信號鎖存完畢后,重新將編程使能端PE恢復(fù)為高電平,將輸出使能信號端OE恢復(fù)為低電平。此時OTP內(nèi)部觸發(fā)器的時鐘信號CLK被置為低電平,OTP存儲器的初始化操作完畢,地址線A5~A3被釋放,OTP存儲器可以重新開始下一輪的讀寫操作。OTP存儲器的讀出操作要通過讀出電路實(shí)現(xiàn)。OTP存儲器的讀出模塊包括有地址變化探測模塊ATD(AddressTransitionDetection、脈沖寬度調(diào)整及控制信號產(chǎn)生模塊、靈敏放大器模塊SA以及DICE兩級鎖存器。同時結(jié)合地址譯碼器單元、存儲陣列單元以及雙向數(shù)據(jù)端口,就構(gòu)成了整個讀出模式下的數(shù)據(jù)通路。圖2-5讀出模式下的信號流示意圖如上圖所示,地址變化探測模塊ATD可以檢測由A12~A0十三位地址線的輸入是否發(fā)生了跳變,并同時為異步時序的OTP存儲器的內(nèi)部電路提供控制信號源。如果地址變化探測模塊ATD檢測到存儲器的地址輸入端有至少一個輸入發(fā)生變化,則向OTP存儲器內(nèi)部電路發(fā)出一個脈沖信號。而脈沖寬度調(diào)整及控制信號產(chǎn)生模塊則可以調(diào)整地址變化探測模塊ATD發(fā)送來的脈沖信號寬度,并結(jié)合外部控制信號,形成后端電路靈敏放大器SA以及兩級鎖存器的控制信號。地址信號經(jīng)過地址譯碼器的譯碼操作,將存儲陣列中對應(yīng)的存儲單元激活,并將8位數(shù)據(jù)送入靈敏放大器SA中。靈敏放大器能夠做到邏輯電平的轉(zhuǎn)換,可以將存儲陣列送來的狀態(tài)轉(zhuǎn)換為標(biāo)準(zhǔn)的邏輯高電平或者邏輯低電平。而兩級鎖存器則被用來緩存靈敏放大器SA輸出出來的邏輯電平,從而加強(qiáng)存儲器輸出的數(shù)據(jù)的穩(wěn)定性與可靠性,加強(qiáng)輸出端扇出能力。由前文不難得出,OTP存儲器的讀出操作時序圖如下:圖2-6OTP存儲器讀出時序圖由上圖2-6不難得知,OTP存儲器讀出操作一共有一下幾個步驟:⑴將片選使能信號端CE置為低電平,將OTP存儲器設(shè)置在工作狀態(tài)。同時,將輸出使能端OE置為高電平,將編程使能端PE置為低電平,使得存儲器準(zhǔn)備進(jìn)入讀出狀態(tài),并保持穩(wěn)定,準(zhǔn)備開始讀取數(shù)據(jù)。⑵當(dāng)輸出使能端OE被置于低電平,同時編程使能端被置于高電平。穩(wěn)定后OTP存儲器即進(jìn)入讀取狀態(tài),可以開始讀取數(shù)據(jù)。⑶保持輸出使能端OE為低電平不變,保持編程使能端PE為低電平不變,則OTP存儲器始終工作在讀出狀態(tài)下。此時,通過13位地址線輸入地址,即可選中OTP存儲器內(nèi)部對應(yīng)的存儲單元。而在此時,OTP存儲器地址線上的地址數(shù)據(jù)發(fā)生跳變,從而為存儲器的讀出電路提供內(nèi)部控制信號源。⑷如圖,OTP存儲器從接收到地址變化,到雙向數(shù)據(jù)端口的讀出數(shù)據(jù)發(fā)生變A(12:0CEOEPED(7:0化,中間有一段時間間隔,這段時間就是OTP存儲器的讀出時間,也就是圖中所示的tr,這段時間一般在45~55ns之間。⑸如果需要退出讀出狀態(tài),只需要將輸出使能端OE置為高電平,則OTP存儲器停止讀出數(shù)據(jù),如果編程使能端PE被置為低電平,則OTP存儲器進(jìn)入編程狀態(tài),如果PE保持高電平,則OTP存儲器進(jìn)入三態(tài)狀態(tài)。2.5本章小結(jié)OTP存儲器的工作原理和操作方式是基于OTP存儲器的集成電路可靠性系統(tǒng)設(shè)計的基礎(chǔ)。本章內(nèi)容以本課題所使用的64Kbit容量反熔絲OTP存儲器為標(biāo)準(zhǔn),介紹了常見反熔絲OTP存儲器芯片,并以此為基礎(chǔ)進(jìn)行展開,介紹了它的工作原理和操作方式。第一節(jié),首先簡要介紹了本課題所使用的64Kbit反熔絲OTP存儲器芯片的管腳并簡要介紹了其對應(yīng)的功能。第二節(jié),對OTP存儲器的內(nèi)部結(jié)構(gòu)進(jìn)行了簡要分析,并介紹了OTP存儲器內(nèi)部的邏輯控制單元、地址譯碼單元、存儲陣列單元、編程電路單元、讀出電路單元以及雙向數(shù)據(jù)端口各自的功能以及協(xié)同工作的方式。第三節(jié),進(jìn)一步深入,介紹了反熔絲OTP存儲器的存儲單元,并對反熔絲結(jié)構(gòu)進(jìn)行了較為詳細(xì)的介紹,分析了反熔絲結(jié)構(gòu)的工作原理以及工作方式。第四節(jié),在前三節(jié)的基礎(chǔ)上進(jìn)行展開,以現(xiàn)實(shí)為依據(jù),從實(shí)際應(yīng)用角度出發(fā),對OTP存儲器的初始化工作原理、初始化操作方式、讀出工作原理、讀出操作方式以及相應(yīng)的邏輯關(guān)系、時序圖進(jìn)行了詳細(xì)的分析與介紹。第三章集成電路可靠性測試系統(tǒng)開發(fā)環(huán)境第三章集成電路可靠性測試系統(tǒng)開發(fā)環(huán)境本課題在設(shè)計基于OTP存儲器的專用集成電路可靠性系統(tǒng)時,采用了賽靈思(Xilinx公司的FPGA開發(fā)設(shè)備,利用VHDL(Very-High-Speed-Integrated-CircuitHardwareDescriptionLanguage硬件描述語言,并基于Aldec公司的Active-HDL工具與賽靈思公司的ISEDesignSuite開發(fā)套件聯(lián)合仿真開發(fā),同時基于AltiumDesigner進(jìn)行PCB設(shè)計。在本章將著重介紹開發(fā)語言、開發(fā)環(huán)境的詳細(xì)情況。3.1VHDL語言簡介為了滿足現(xiàn)代數(shù)字電路的設(shè)計需求,為了迎合現(xiàn)代數(shù)字電路規(guī)模不斷擴(kuò)大、復(fù)雜度不斷加深的趨勢,EDA工具和HDL(HardwareDescriptionLanguage語言發(fā)展速度越來越快。相較于傳統(tǒng)的版圖、電路圖,HDL的便捷、快速、簡潔的特性使得它逐漸成為主流的高層次數(shù)字電路設(shè)計的描述方式。HDL具體優(yōu)勢如下:⑴HDL以行為級描述見長,能夠從比較抽象的角度進(jìn)行電子實(shí)體的行為描述,能夠進(jìn)行電子系統(tǒng)的早期仿真和功能驗(yàn)證。⑵HDL能夠進(jìn)行結(jié)構(gòu)化的描述,能夠具體的角度描述電子實(shí)體的結(jié)構(gòu),便于存檔和共享以及分工協(xié)作。⑶HDL具有從抽象到具體的多個層面上對電子系統(tǒng)進(jìn)行混合描述的能力,可以在兼顧電子系統(tǒng)性能、功耗、規(guī)模的基礎(chǔ)上簡化硬件電路的設(shè)計難度。⑷HDL所描述的實(shí)體的程序既能夠通過仿真驗(yàn)證設(shè)計的正確性,又能夠通過綜合,將設(shè)計描述自動轉(zhuǎn)成實(shí)在的物理設(shè)計,比如邏輯圖、電路圖或者FPGA和ASIC版圖。由此不難看出,HDL(硬件描述語言可以看作是高層次、自動化設(shè)計的起點(diǎn)和基礎(chǔ)。目前世界上存在多種硬件描述語言,其中較為主流的語言有VHDL(Very-High-Speed-Integrated-CircuitHardwareDescriptionLanguage和VerilogHDL(VerilogHardwareDescriptionLanguage兩種。本課題所采用的VHDL語言是以1980~1986年美國國防部VHSIC(VeryHighSpeedIntegratedCircuit集成電路研究計劃為背景所誕生的。1987年12月,經(jīng)過廣泛意見征求之后,融合了其他HDL的優(yōu)勢,國際電子與電氣工程協(xié)會IEEE參與了對VHDL語言的標(biāo)準(zhǔn)化并推出了第一個工業(yè)標(biāo)準(zhǔn)版本,之后于1993年退出更新版VHDL工業(yè)標(biāo)準(zhǔn)版本。VHDL具體有以下幾個優(yōu)點(diǎn):⑴VHDL語言通用性好,支持面廣。由于VHDL語言是工業(yè)標(biāo)準(zhǔn),因而受到電子科技大學(xué)“工程實(shí)踐研究”結(jié)題論文普遍支持。目前,市面上的大型EDA工具都提供了VHDL語言的設(shè)計環(huán)境支持。因此,使用VHDL語言描述的設(shè)計文件可以在不同的設(shè)計工具中通用。⑵VHDL語言的重用性好。由于VHDL語言的描述與具體的制造工藝無關(guān),因而這種設(shè)計的適用面也更寬。使用VHDL語言進(jìn)行設(shè)計的電路模塊可以在不同的設(shè)計場合重復(fù)使用。⑶VHDL語言的可靠性好。由于VHDL語言設(shè)計的文件兼技術(shù)文檔與實(shí)體設(shè)計裕一身,可讀性高,既是技術(shù)說明,又是設(shè)計實(shí)現(xiàn),保證了二者的高度一致性。⑷VHDL語言以行為及描述見長,換句話說,VHDL語言更擅長從抽象的角度對電子系統(tǒng)進(jìn)行功能描述,這也就意味著可以大大降低設(shè)計者的勞動量,提高設(shè)計效率[2]。3.2賽靈思FPGA開發(fā)平臺簡介20世紀(jì)60年代中期,TI(TexasInstruments,德克薩斯州儀器,簡稱德儀公司大量生產(chǎn)了專用集成電路,如分別面向商用和軍用的74系列和54系列。這些通用IC甚至沿用至今,仍是電子工程師們電路板上不可或缺的一部分。20世紀(jì)80年代,市面上出現(xiàn)了PLD(ProgrammableLogicDevice,可編程邏輯器件,與傳統(tǒng)ASIC(ApplicationSpecifiedIntegratedCircuit,專用集成電路相比。PLD具有可重配置性和較短的開發(fā)調(diào)制時間,但能夠?qū)崿F(xiàn)的功能和電路都相對簡單。為了迎合這一市場需求,Xilinx公司推出了第一塊FPGA(Field-ProgrammableGateArray,現(xiàn)場可編程門陣列芯片,并在之后的幾十年間迅速發(fā)展。相較于ASIC芯片,FPGA芯片具有以下幾點(diǎn)區(qū)別:⑴ASIC是定制IC,內(nèi)部功能已經(jīng)完全固化,只能開啟或者關(guān)閉不同的功能塊,而FPGA是一個地地道道的可編程器件,用戶可以根據(jù)自己的功能需求進(jìn)行開發(fā)設(shè)計。⑵FPGA可重配置的靈活性是ASIC所不具有的。因此,ASIC通常適用于大型項(xiàng)目,而對于需要快速投入市場而且升級換代較快的小型項(xiàng)目,使用FPGA則更有優(yōu)勢[3]。本課題所采用的FPGA開發(fā)板基于賽靈思Spartan-6系列的XC4SLX9芯片開發(fā)完成,配置XCF04Flash存儲,25MHz有源晶振,使用的UART串口芯片型號為FT232RL,支持RS232串口通信,具備32位外置擴(kuò)展接口。3.3AldecActive-HDL仿真工具簡介優(yōu)良的仿真工具不僅提供優(yōu)良的仿真性能,而且還提供多種多樣的錄入方式第三章集成電路可靠性測試系統(tǒng)開發(fā)環(huán)境和調(diào)試輔助功能。常見的仿真工具有Active-HDL、Modelsim、Verilog-XL、NC-Verilog等。Active-HDL工具是由Aldec公司開發(fā)的一個開放性仿真工具。其開放性以及其較高的界面友好程度是本次課題選用該工具作為仿真工具的最主要原因。Active-HDL仿真工具支持VHDL、Verilog-HDL、SystemC、SystemVerilog和EDIF等多種格式的文件,同時支持VHDL、Verilog-HDL以及SystemC語言的混合仿真。Active-HDL擁有豐富的調(diào)試、糾錯手和仿真結(jié)果查看工具,設(shè)計體系大大簡化了設(shè)計之中各個元素之間關(guān)系的分析與觀察,設(shè)計中的內(nèi)部節(jié)點(diǎn)、信號、變量的值都可以在諸如波形編輯器、Watch窗口、存儲器觀察器以及CallStack之中進(jìn)行觀察分析,代碼跟蹤工具則可以很好地控制代碼的執(zhí)行[4]。3.4賽靈思ISEDesignSuite開發(fā)套件簡介ISE是使用Xilinx的FPGA的必備的設(shè)計工具。目前官方提供下載的最新版本是14.7。它可以完成FPGA開發(fā)的全部流程,包括設(shè)計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等,功能非常強(qiáng)大。ISE除了功能完整,使用方便外,它的設(shè)計性能也非常好,拿ISE9.x來說,其設(shè)計性能比其他解決方案平均快30%,它集成的時序收斂流程整合了增強(qiáng)性物理綜合優(yōu)化,提供最佳的時鐘布局、更好的封裝和時序收斂映射,從而獲得更高的設(shè)計性能。先進(jìn)的綜合和實(shí)現(xiàn)算法將動態(tài)功耗降低了10%。ISEdesignsuite支持Spartan-6、Virtex-6、和CoolRunner器件,及其上一代器件系列。ISEDesignSuite包括XilinxPlatformStudio(XPS、軟件開發(fā)套件(SDK、包括MicroBlaze軟處理器和外設(shè)的大型即插即用IP庫以及完整的RTL到比特流設(shè)計流程。嵌入式版本可提供實(shí)現(xiàn)最佳設(shè)計結(jié)果所需的基本工具、技術(shù)和熟悉的設(shè)計流程。具體包括動態(tài)降低功耗所需的智能時鐘門控、團(tuán)隊(duì)設(shè)計(面向多站點(diǎn)設(shè)計團(tuán)隊(duì)、設(shè)計保存(面向時序重復(fù)性、部分重配置選項(xiàng),實(shí)現(xiàn)更佳系統(tǒng)靈活性、系統(tǒng)尺寸、功耗和成本。3.5AltiumDesigner簡介AltiumDesigner是原Protel軟件開發(fā)商Altium公司推出的一體化的電子產(chǎn)品開發(fā)系統(tǒng),主要運(yùn)行在Windows操作系統(tǒng)。這套軟件通過把原理圖設(shè)計、電路仿真、PCB繪制編輯、拓?fù)溥壿嬜詣硬季€、信號完整性分析和設(shè)計輸出等技術(shù)的完美融合,為設(shè)計者提供了全新的設(shè)計解決方案,使設(shè)計者可以輕松進(jìn)行設(shè)計,熟電子科技大學(xué)“工程實(shí)踐研究”結(jié)題論文練使用這一軟件必將使電路設(shè)計的質(zhì)量和效率大大提高。目前最高版本為:AltiumDesigner17。AltiumDesigner除了全面繼承包括Protel99SE、ProtelDXP在內(nèi)的先前一系列版本的功能和優(yōu)點(diǎn)外,還增加了許多改進(jìn)和很多高端功能。該平臺拓寬了板級設(shè)計的傳統(tǒng)界面,全面集成了FPGA設(shè)計功能和SOPC設(shè)計實(shí)現(xiàn)功能,從而允許工程設(shè)計人員能將系統(tǒng)設(shè)計中的FPGA與PCB設(shè)計及嵌入式設(shè)計集成在一起。由于AltiumDesigner在繼承先前Protel軟件功能的基礎(chǔ)上,綜合了FPGA設(shè)計和嵌入式系統(tǒng)軟件設(shè)計功能,AltiumDesigner對計算機(jī)的系統(tǒng)需求比先前的版本要高一些。3.6本章小結(jié)本章簡要介紹了本課題在進(jìn)行系統(tǒng)設(shè)計過程中所使用到的硬件描述語言、硬件開發(fā)環(huán)境以及各種軟件開發(fā)平臺。第一節(jié),簡要介紹了HDL語言的優(yōu)勢以及VHDL語言的發(fā)展歷程和強(qiáng)項(xiàng)。第二節(jié),簡要介紹了可編程器件的發(fā)展歷程,并對本課題所采用的FPGA平臺的規(guī)格進(jìn)行了簡要介紹,方便后文介紹基于該平臺的開發(fā)設(shè)計。第三節(jié),簡要介紹了Aldec公司的開發(fā)及仿真平臺Active-HDL,以及本課題采用該仿真工具的考量。第四節(jié),則主要介紹了賽靈思公司的FPGA仿真、綜合工具ISEDesignSuite開發(fā)套件。第五節(jié),主要介紹了本課題設(shè)計PCB板所使用的PCB設(shè)計工具AltiumDesigner。第四章基于OTP存儲器的可靠性測試系統(tǒng)設(shè)計第四章基于OTP存儲器的可靠性測試系統(tǒng)設(shè)計本章主要介紹基于FPGA開發(fā)平臺的集成電路可靠性測試系統(tǒng)的模塊化的開發(fā)設(shè)計方式,包括UART串口通信電路設(shè)計、OTP存儲器初始化及讀出電路設(shè)計、頂層控制模塊設(shè)計、電源及溫度控制模塊計。4.1集成電路可靠性測試系統(tǒng)總體設(shè)計簡介在本課題設(shè)計的基于64Kbit反熔絲OTP存儲器的集成電路可靠性測試系統(tǒng)中,共包含PC機(jī)、FPGA、OTP存儲器接口模塊、電源及溫度控制模塊四個大模塊,在FPGA模塊中,又包含了OTP存儲器初始化及讀寫模塊、UART串口通信模塊以及頂層控制模塊三個小模塊。圖4-1集成電路可靠性測試系統(tǒng)總體結(jié)構(gòu)示意圖如上圖4-1所示,集成電路可靠性測試系統(tǒng)的電壓及溫度控制模塊在為OTP提供電源電壓的同時,可以改變OTP電源電壓的幅值以及OTP存儲器芯片所處的溫度范圍,從而達(dá)到在不同溫度環(huán)境以及電流電壓條件下對OTP存儲器芯片的可靠性測試的目的。本課題所使用的FPGA開發(fā)板搭載了DAC模塊,可以為OTP存儲器提供不同的電源電壓輸入,但是由于測試系統(tǒng)需要將OTP存儲器芯片置于不同的溫度環(huán)境下測試,而FPGA開發(fā)板所搭載的芯片均沒有為極端環(huán)境的使用情況進(jìn)行優(yōu)化設(shè)計,因此無法在溫度過高或者過低的環(huán)境下穩(wěn)定可靠地進(jìn)行工作,因此,該集成電路可靠性測試系統(tǒng)的OTP存儲器芯片需要與FPGA開發(fā)板進(jìn)行空間上的隔離。而OTP存儲器接口電路的存在則不僅將OTP存儲器芯片管腳進(jìn)行了延伸,使得FPGA開發(fā)板能夠與OTP存儲器芯片通過數(shù)據(jù)總線、地址總線以及控制總線進(jìn)行數(shù)據(jù)交換,還實(shí)現(xiàn)了OTP存儲器芯片與FPGA開發(fā)板的空間上的隔離。集成電路可靠性測試系統(tǒng)的FPGA模塊共有三個子模塊,分別為頂層控制模塊、UART通信模塊以及OTP存儲器初始化及讀取模塊。由于本系統(tǒng)無需對存儲器芯片進(jìn)行燒錄測試,因此FPGA模塊中并未設(shè)計OTP存儲器芯片的燒錄模塊。FPGA模塊的OTP存儲器初始化及讀取模塊通過使用狀態(tài)控制總線和地址總線向OTP存儲器接口電路發(fā)送不同的狀態(tài)控制信號以及地址信號達(dá)到對OTP存儲器芯片的狀態(tài)控制、初始化以及讀取操作。在FPGA的OTP存儲器初始化及讀取模塊完成對OTP存儲器芯片的初始化及讀取操作后,與地址總線上的地址數(shù)據(jù)相對應(yīng)的存儲單元所存儲的數(shù)據(jù)被送上數(shù)據(jù)總線,通過數(shù)據(jù)總線發(fā)送到FPGA的頂層控制模塊。FPGA的頂層控制模塊負(fù)責(zé)接收和發(fā)送UART串口通信模塊、OTP存儲器初始化及讀取模塊的狀態(tài)信號以及二者的控制信號,同時還負(fù)責(zé)接收并鎖存由數(shù)據(jù)總線發(fā)送來的OTP存儲器內(nèi)部8位數(shù)據(jù),然后將8位數(shù)據(jù)以并行總線的方式發(fā)送給UART串口通信模塊,再由UART串口通信模塊按照固定的格式規(guī)則發(fā)送到PC端。PC端接收到由FPGA模塊中UART串口通信模塊的子模塊的數(shù)據(jù)后,再將接收到的數(shù)據(jù)以十六進(jìn)制的方式顯示出來并進(jìn)行數(shù)據(jù)保存。4.2OTP存儲器芯片接口電路由于本課題所采用的64Kbit反熔絲OTP存儲器采用了扁平封裝的封裝類型,因此管腳分布密集,無法直接連接本課題所使用的賽靈思FPGA開發(fā)板。同時由于本課題所設(shè)計的集成電路可靠性測試系統(tǒng)有將OTP存儲器芯片置于較高或較低的極端溫度環(huán)境中,所以FPGA開發(fā)板與OTP存儲器芯片需要進(jìn)行空間隔離。同時考慮到集成電路可靠性測試系統(tǒng)的穩(wěn)定性要求,因此本課題所設(shè)計的集成電路可靠性測試系統(tǒng)采用了“母板(FPGA開發(fā)板+子板(OTP存儲器芯片接口電路PCB板”的解決方式。其中,子板,也就是OTP存儲器芯片接口電路PCB板的設(shè)計圖如下所示。圖4-2OTP存儲器芯片接口電路PCB板布線示意圖如上圖所示,圖4-2為OTP存儲器芯片接口電路PCB板的布線示意圖,由于接口較為密集,采用了雙層布線設(shè)計,為了打印方便并未顯示敷銅層。為了防止電磁干擾與數(shù)據(jù)串?dāng)_,本課題設(shè)計的OTP存儲器芯片接口電路PCB板采用了雙層全板敷銅,敷銅模式為Hatched(Tracks/Arcs模式,焊盤邊緣采取圓弧式包圍,孵化模式為45度斜向敷銅,自動死銅移除,TopLayer和BottomLayer的敷銅均連接到OTP存儲器的接地端以使其始終處于最低電位,保證PCB板的敷銅層的電磁屏蔽效果。本課題所設(shè)計的OTP存儲器芯片接口電路PCB板使用型號為JFP-28-1.27-012的扁平封裝專用集成電路測試底座搭載本課題所使用的64Kbit反熔絲OTP存儲器芯片?？紤]到PCB板的復(fù)用性與可擴(kuò)展性,本課題使用了16×2雙排直列插針作為OTP存儲器芯片的擴(kuò)展方式,在后期可以使用杜邦線或者32針排母進(jìn)行外部連接。為了兼容256Kbit反熔絲OTP存儲器,本課題所設(shè)計的OTP存儲器芯片接口電路PCB板對OTP存儲器芯片的兩個閑置擴(kuò)展引腳NC1~NC0也進(jìn)行了布線連接。直列插針與OTP存儲器芯片管腳對照如下表所示。表4-1雙排插針與OTP管腳對照表OTP管腳插針編號CE28OE29PE16VDD32GND23A12~A017、14、13、30、15、2、18、3、19、4、20、5、21DQ7~DQ012、27、11、26、10、7、22、6NC1~NC01、314.3FPGA模塊由前文的介紹可知,在本課題所設(shè)計的基于64Kbit反熔絲OTP存儲器的集成電路可靠性測試系統(tǒng)中,FPGA模塊為整個集成電路可靠性測試系統(tǒng)的最重要,也是最主要的模塊,本小節(jié)將著重介紹FPGA模塊的設(shè)計思路及內(nèi)部原理,下面將分塊對FPGA模塊的各個子模塊進(jìn)行詳細(xì)介紹。本課題所設(shè)計的FPGA模塊外部引腳如下圖所示:圖4-4FPGA模塊引腳示意圖如上圖所示,FPGA共有32根管腳,其中輸入管腳分別為:UART串口通信發(fā)送波特率設(shè)置信號端baud_set(2:0三根、OTP存儲器讀出數(shù)據(jù)輸入端data(7:0八根、時鐘輸入端clki一根以及使能控制端key一根;輸出管腳分別為:OTP存儲器芯片地址輸出端add(12:0十三根、OTP存儲器片選信號輸出端CE一根、OTP存儲器輸出使能信號輸出端OE一根、OTP存儲器編程使能信號輸出端PE一根、UART串口信號發(fā)送端Tx一根、UART串口發(fā)送完成信號Tx_done一根、UART串口發(fā)送狀態(tài)UART_state一根,,共32根管腳。在本課題所設(shè)計的集成電路可靠性測試系統(tǒng)中,FPGA模塊共有三個子模塊,分別為:OTP存儲器芯片初始化及讀取模塊、UART串口通信模塊以及頂層控制模塊。其中,OTP存儲器芯片初始化及讀取模塊負(fù)責(zé)通過地址總線和控制總線向OTP存儲器芯片接口電路模塊發(fā)送OTP存儲器的13位地址信號以及三個使能控制信號:片選使能信號CE、輸出使能信號OE以及編程使能信號PE。通過控制OTP存儲器芯片的CE、OE、PE三個信號以及地址信號,達(dá)到對存儲器芯片進(jìn)行初始化及讀取的功能。FPGA模塊中,UART串口負(fù)責(zé)接收由OTP存儲器芯片接口電路發(fā)送到FPGA模塊并由頂層控制模塊分發(fā)來的OTP存儲器中與地址信號相對應(yīng)的8位數(shù)據(jù),同時根據(jù)要求的波特率按照UART串口通信協(xié)議將其進(jìn)行發(fā)送。頂層控制模塊是整個FPGA模塊中用來協(xié)調(diào)UART串口通信模塊與OTP存儲器初始化與讀取模塊的核心。FPGA模塊中的頂層控制模塊通過各個模塊的狀態(tài)信號判斷每個模塊的工作狀態(tài),并根據(jù)不同模塊的狀態(tài)來控制不同模塊的使能信號,達(dá)到對不同模塊的調(diào)度。UART串口是目前常用的通信串口協(xié)議,本小節(jié)將從UART串口的發(fā)送規(guī)則入手,從UART串口的原理、電路設(shè)計以及其實(shí)現(xiàn)進(jìn)行解析。UART,即通用異步收發(fā)傳輸器(UniversalAsynchronousReceiver/Transmitter,是一種設(shè)備間常用的異步通信關(guān)鍵模塊,通常用于控制計算機(jī)與串行設(shè)備的芯片。通過UART通信模塊的RS-232C數(shù)據(jù)終端設(shè)備接口,計算機(jī)可以與調(diào)制解調(diào)器或者其他使用RS-232C接口的串行設(shè)備進(jìn)行通信。圖4-5UART通信方式示意圖如上圖所示,UART串口通信采用異步時鐘的方式,要求上位機(jī)和下位機(jī)采用完全相同的幀格式和波特率進(jìn)行數(shù)據(jù)的發(fā)送和接收。因此,在通信過程中,無論是上位機(jī)還是下位機(jī),只需要數(shù)據(jù)發(fā)送端Tx和數(shù)據(jù)接收端Rx兩條數(shù)據(jù)線就可以完成整個數(shù)據(jù)通信的過程,而不需要共享時鐘。圖4-6UART串口通信時序如上圖所示,UART串口通信模塊以時鐘Clk為參考時鐘,每當(dāng)Clk信號產(chǎn)生一個時鐘上升沿,則向外發(fā)送一位數(shù)據(jù)。當(dāng)UART串口通信模塊不發(fā)送數(shù)據(jù)時,Tx位信號。發(fā)送完成后,通知接收端停止接收。圖管腳共有:波特率設(shè)置信號baud_set(2:0共三根、數(shù)據(jù)輸入端口Di(7:0共八根、時鐘信號輸入端clk共一根、低電平有效的復(fù)位清零信號rst_n共一根、發(fā)送使能信號send_en共一根;輸出管腳共有:數(shù)據(jù)發(fā)送端Tx共一根、發(fā)送完成信號輸出端Tx_done共一根、UART串口模塊工作狀態(tài)信號輸出端UART_state共一根。UART串口通信模塊共有兩個控制端口,即低電平有效的的復(fù)位清零信號rst_n信號以及高電平有效的發(fā)送使能信號send_en信號這兩個信號通過不同的組合來控制UART串口通信模塊的不同工作狀態(tài)。當(dāng)復(fù)位清零信號被置為低電平時,整個UART串口通信模塊停止工作被掛起,Tx信號被置為高電平,發(fā)送完成信號Tx_done被置為低電平,UART串口狀態(tài)信號UART_state被置為低電平。當(dāng)復(fù)位清零狀態(tài)被置為高電平時UART串口通信模塊開始工作,若send_en信號被置為低電平,則UART串口模塊不發(fā)送數(shù)據(jù),Tx信號被置為高電平,Tx_done信號被置為低電平,UART_state信號被置為低電平;若send_en信號被置為高電平,則UART串口通信模塊開始發(fā)送數(shù)據(jù),此時UART模塊將由OTP存儲器芯片接口電路發(fā)送來的8位數(shù)據(jù)按照UART通信協(xié)議的發(fā)送規(guī)則通過Tx信號輸出端由低位到高位依次發(fā)送,每完成一次發(fā)送,則通過Tx_done信號輸出端發(fā)送一個時鐘上升沿,此時UART狀態(tài)信號UART_state被置為高電平。如下表所示。表4-2UART串口模塊工作狀態(tài)rst_nsend_en工作狀態(tài)0*掛起10不發(fā)送數(shù)據(jù)11發(fā)送數(shù)據(jù)在UART串口通信模塊內(nèi)部,共有波特率查找表模塊、波特率發(fā)生器模塊、波特率計數(shù)器模塊、數(shù)據(jù)發(fā)送模塊、UART狀態(tài)模塊、發(fā)送完成信號產(chǎn)生模塊這六個模塊。如下圖所示。圖4-8UART串口通信模塊內(nèi)部示意圖如上圖所示,在UART串口通信模塊中,波特率查找表實(shí)質(zhì)上是一個數(shù)據(jù)譯碼單元,三位的波特率設(shè)置信號波baud_set被送到波特率查找表模塊中,經(jīng)過譯碼,將對應(yīng)的波特率的值賦給bps信號,其對應(yīng)關(guān)系如下表所示。表4-3波特率查找表對應(yīng)情況baud_set波特率/bpsbps0115760000000011011000111001152000000000110110001波特率發(fā)生器實(shí)際相當(dāng)于一個分頻計數(shù)寄存器模塊。在工作狀態(tài)下,波特率發(fā)生器對時鐘信號clk進(jìn)行計數(shù),每個時鐘上升沿對寄存器內(nèi)所的存儲數(shù)據(jù)進(jìn)行一次自加操作。同時寄存器內(nèi)所存儲的數(shù)據(jù)與bps信號進(jìn)行比對,當(dāng)計數(shù)寄存器組存儲的數(shù)據(jù)增加到與bps信號數(shù)值相同時即返回初始狀態(tài),全部被置零,同時通過bps_clk信號向波特率計數(shù)器發(fā)送一個時鐘上升沿。波特率計數(shù)器實(shí)際上是為了節(jié)省寄存器資源,采用二進(jìn)制編碼方式,通過一個模11計數(shù)器實(shí)現(xiàn)模11狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移功能。當(dāng)bps_clk信號產(chǎn)生一個時鐘上升沿時,波特率計數(shù)器就對內(nèi)部寄存器bps_cnt所存儲的數(shù)據(jù)進(jìn)行一次自加操作,當(dāng)內(nèi)部數(shù)據(jù)計數(shù)到達(dá)“1010”時即清零,并返回初始狀態(tài),開始下一輪計數(shù)。數(shù)據(jù)發(fā)送模塊則由一個11輸入的多路復(fù)用器構(gòu)成,由波特率計數(shù)器內(nèi)的寄存器組的信號構(gòu)成多路復(fù)用器的地址輸入,由頂層模塊發(fā)來的8位數(shù)據(jù)D(7:0、開始位startbit、停止位stopbit以及一位高電平的等待位共同構(gòu)成其數(shù)據(jù)輸入其輸出則直接作為Tx信號輸出。其對應(yīng)關(guān)系如下表所示。表4-4數(shù)據(jù)發(fā)送模塊狀態(tài)與發(fā)送數(shù)據(jù)對照表bps_cntTx0000高電平等待位0001startbit0010D00011D10100D20101D30110D40111D51000D61001D71010stopbit如上表所示,bps_cnt為波特率計數(shù)器模塊中寄存器組內(nèi)存儲的4位狀態(tài)編碼作為多路復(fù)用器的地址輸入,其與數(shù)據(jù)輸入的對應(yīng)關(guān)系為:當(dāng)bps_cnt為“0000”時,選擇高電平等待信號輸出,當(dāng)bps_cnt為“0001”時,選擇低電平的發(fā)送起始位startbit作為輸出,當(dāng)bps_cut為“0010”時,選擇OTP存儲器的第一位數(shù)據(jù)D0作為輸出,當(dāng)bps_cut為“0011”時,選擇OTP存儲器的第二位數(shù)據(jù)D1作為輸出,當(dāng)bps_cut為“0100”時,選擇OTP存儲器的第三位數(shù)據(jù)D2作為輸出,當(dāng)bps_cut為“0101”時,選擇OTP存儲器的第四位數(shù)據(jù)D3作為輸出,當(dāng)bps_cut為“0110”時,選擇OTP存儲器的第五位數(shù)據(jù)D4作為輸出,當(dāng)bps_cut為“0111”時,選擇OTP存儲器的第六位數(shù)據(jù)D5作為輸出,當(dāng)bps_cut為“1000”時,選擇OTP存儲器的第七位數(shù)據(jù)D6作為輸出,當(dāng)bps_cut為“1001”時,選擇OTP存儲器的第八位數(shù)據(jù)D7作為輸出,當(dāng)bps_cut為“1010”時,選擇高電平的發(fā)送停止位stopbit作為輸出。發(fā)送完成信號模塊負(fù)責(zé)產(chǎn)生發(fā)送完成信號Tx_done,當(dāng)波特率計數(shù)器模塊中bps_cnt信號計數(shù)到達(dá)“1010”時,則產(chǎn)生一個脈沖寬度為一個時鐘周期的正向脈沖。UART狀態(tài)模塊則是根據(jù)UART狀態(tài)以及使能信號狀態(tài)產(chǎn)生UART狀態(tài)信號UART_state。當(dāng)發(fā)送使能信號send_en變?yōu)闉榈碗娖交蛘逿x_done變?yōu)楦唠娖綍r,UART狀態(tài)信號UART_state被置為低電平,當(dāng)send_en被置為高電平,同時Tx_done信號未變?yōu)楦唠娖綍r,UART_state保持高電平。本課題所設(shè)計的基于64Kbit反熔絲OTP存儲器芯片的集成電路可靠性測試系統(tǒng)中,FPGA的OTP存儲器初始化及讀取模塊主要負(fù)責(zé)OTP存儲器芯片的初始化及讀取操作,本模塊采取時序狀態(tài)機(jī)設(shè)計,通過頂層模塊與整個系統(tǒng)協(xié)同運(yùn)作。OTP存儲器初始化及讀取模塊的外部設(shè)計如下圖所示能信號輸入端En一根、時鐘信號輸入端clk一根、UART串口通信模塊的發(fā)送完成信號輸入端Tx_done一根,輸出管腳共有十七根,分別為OTP存儲器地址信號輸出端Ao(12:0共十三根、OTP存儲器片選使能信號輸出端CE一根、OTP存儲器輸出使能信號輸出端OE一根、OTP存儲器編程使能信號輸出端PE一根、OTP存儲器初始化及讀取模塊工作狀態(tài)信號輸出端state一根。OTP存儲器初始化及讀取模塊的使能信號輸入端為高電平有效。當(dāng)使能信號端輸入低電平時,整個模塊被掛起,處于不工作的狀態(tài)。當(dāng)使能信號輸入端輸入高電平時,OTP存儲器初始化及讀取模塊開始工作。每當(dāng)UART串口通信模塊完成一次數(shù)據(jù)發(fā)送,Tx_done信號就會產(chǎn)生一個時鐘上升沿,此時OTP存儲器先后各做一次OTP存儲器的初始化操作和讀取操作。OTP存儲器初始化及讀取模塊時序如下圖所示。圖4-10OTP存儲器初始化及讀取模塊工作時序如上圖所示,在OTP存儲器初始化及讀取模塊處于工作狀態(tài)下時,其一次初始化及讀取操作有以下幾個狀態(tài)。⑴OTP存儲器片選使能信號保持低電平、OTP存儲器編程使能信號保持高電平、OTP存儲器輸出使能信號保持低電平,等待Tx_done信號產(chǎn)生上升沿。⑵Tx_done信號產(chǎn)生一個時鐘上升沿后,OTP地址信號A(12:0中的A5、A4、A3被賦值為“000”,準(zhǔn)備進(jìn)行反熔絲結(jié)構(gòu)的雙側(cè)選通操作。⑶等待OTP地址信號Ao(12:0中的A5、A4、A3被賦值為“000”并穩(wěn)定后,將OTP存儲器編程使能信號PE拉低,使得OTP存儲器內(nèi)部觸發(fā)器的時鐘信號變?yōu)楦唠娖?準(zhǔn)備鎖存A5、A4、A3上的數(shù)據(jù)。⑷等待OTP存儲器編程使能信號PE被拉低并保持穩(wěn)定后,將OTP存儲器輸出使能信號OE拉高,使得OTP存儲器內(nèi)部觸發(fā)器的時鐘信號產(chǎn)生一個時鐘下降沿,同時OTP存儲器的內(nèi)部觸發(fā)器將地址線Ao5、Ao4、Ao3上的數(shù)據(jù)進(jìn)行鎖存,釋放Ao5、Ao4、Ao3這三根地址線。⑷將OTP存儲器編程使能信號PE重新拉高,將OTP存儲器輸出使能信號OE重新拉低,使得OTP存儲器結(jié)束初始化狀態(tài)。⑸地址線A5、A4、A3被釋放,重新將需要讀取的下一個地址賦值給OTP地址輸出端A(12:0,使得OTP存儲器芯片進(jìn)入讀出狀態(tài),開始讀取數(shù)據(jù)。OTP存儲器初始化及讀取模塊共有五個子模塊,分別為:時鐘分頻模塊、狀態(tài)轉(zhuǎn)移模塊、OTP控制模塊、地址生成模塊和地址輸出模塊,接下來將以模塊化的方式分別介紹OTP存儲器初始化及讀取模塊的每個子模塊及其功能和工作方式。圖4-11OTP存儲器初始化及讀取模塊內(nèi)部結(jié)構(gòu)示意如上圖所示,OTP存儲器初始化及讀取模塊的五個子模塊分別為:時鐘分頻OTP存儲器初始化及讀取模塊的時鐘分頻模塊和地址產(chǎn)生模塊實(shí)質(zhì)上一樣,都是分頻計數(shù)器。分頻計數(shù)器是一個模8二進(jìn)制計數(shù)器,對時鐘信號clk進(jìn)行分頻計數(shù),當(dāng)分頻計數(shù)器內(nèi)部的寄存器組計數(shù)為達(dá)到最大值“111”時,cnt信號保持低電平,當(dāng)分頻計數(shù)器內(nèi)部的寄存器組計數(shù)達(dá)到最大值“111”時,cnt信號則被拉到高電平,產(chǎn)生一個時鐘上升沿。OTP存儲器初始化及讀取模塊的狀態(tài)轉(zhuǎn)移模塊同樣由一個模7二進(jìn)制計數(shù)器構(gòu)成,但同時也與OTP存儲器初始化及讀取模塊的地址產(chǎn)生模塊和時鐘分頻模塊略有差別。每當(dāng)Tx_done信號輸入一個時鐘上升沿,OTP存儲器初始化及讀取模塊的狀態(tài)轉(zhuǎn)移模塊就對狀態(tài)轉(zhuǎn)移模塊內(nèi)部寄存器組進(jìn)行清零,然后開始對cnt信號進(jìn)行一次計數(shù),每當(dāng)時鐘分頻模塊發(fā)送來的cnt信號產(chǎn)生一個時鐘上升沿,狀態(tài)轉(zhuǎn)移模塊就對其內(nèi)部寄存器組所存儲的數(shù)據(jù)進(jìn)行一次自加操作,當(dāng)計數(shù)達(dá)到最大值“110”時,狀態(tài)轉(zhuǎn)移模塊就對內(nèi)部寄存器組不進(jìn)行清零但停止計數(shù)。同時,狀態(tài)轉(zhuǎn)移模塊會實(shí)時將內(nèi)部寄存器組所存儲的3位數(shù)據(jù)發(fā)送給OTP控制模塊和地址輸出模塊。OTP存儲器初始化及讀取模塊的地址輸出模塊實(shí)質(zhì)上則為一組三個的多路復(fù)用器。不論在任何情況下,地址輸出模塊都會將A1(12:0的A10、A11、A12、A16、A16、A17、A18、A19、A110、A111、A112這10位數(shù)據(jù)直接輸出到地址輸出端Ao(12:0對應(yīng)的地址線上去,但是對于Ao3、Ao4、Ao5這三根地址線的數(shù)據(jù),則需要使用到地址輸出模塊內(nèi)部的多路復(fù)用器組實(shí)現(xiàn)。地址輸出模塊內(nèi)部的多路復(fù)用器組輸入端均為狀態(tài)轉(zhuǎn)移模塊發(fā)送來的cnt_state狀態(tài)信號。當(dāng)且僅當(dāng)cnt_state信號變?yōu)闋顟B(tài)轉(zhuǎn)移模塊的最大計數(shù)值“110”時,多路復(fù)用器組會選擇A13、A14、A15發(fā)送到Ao3、Ao4、Ao5地址輸出端,否則多路復(fù)用器組會選擇由OTP控制信號發(fā)送來的A23、A24、A25發(fā)送到Ao3、Ao4、Ao5地址輸出端作為初始化所使用的反熔絲結(jié)構(gòu)選通狀態(tài)信號進(jìn)行OTP存儲器的反熔絲結(jié)構(gòu)選通操作。OTP存儲器初始化及讀取模塊的OTP存儲器控制模塊是整個OTP存儲器初始化及讀取模塊最重要、最核心的模塊,也是OTP存儲器初始化及讀取模塊功能實(shí)現(xiàn)的主要模塊,此處將著重介紹。OTP存儲器控制模塊在實(shí)質(zhì)上可以理解為一個狀態(tài)譯碼模塊,通過對狀態(tài)轉(zhuǎn)移模塊發(fā)送來的cnt_state狀態(tài)信號進(jìn)行譯碼,OTP存儲器控制信號實(shí)現(xiàn)了對OTP存儲器片選使能信號CE、編程使能信號PE、輸出使能信號OE以及三根地址線Ao5、Ao4、Ao3的控制作用以及。其譯碼功能如下表所示。表4-5OTP存儲器控制模塊功能對照表cnt_stateCEPEOEstateA2(5:30000101***001010100001000010000110011000100011100010101010001100100000如上表所示,當(dāng)cnt_state信號變?yōu)椤?00”時,此狀態(tài)為空閑狀態(tài),是為了防止Tx_done信號與cnt信號的時鐘不匹配,防止?fàn)顟B(tài)機(jī)每個狀態(tài)保持時間不同導(dǎo)致整個模塊功能錯亂而設(shè)置的冗余狀態(tài),除了將存儲器工作狀態(tài)信號state置為高電平,此狀態(tài)下OTP存儲器控制模塊不進(jìn)行任何操作。當(dāng)cnt_state信號變?yōu)椤?01”時,OTP存儲器控制模塊先將A2(5:3置為“000”狀態(tài),將OTP存儲器片選使能控制信號CE賦值為低電平,將OTP存儲器編程使能控制信號PE賦值為高電平,將OTP存儲器輸出使能控制信號OE賦值為低電平,準(zhǔn)備將OTP存儲器的反熔絲結(jié)構(gòu)進(jìn)行雙側(cè)選通。當(dāng)cnt_state信號變?yōu)椤?10”時,其他信號不做改變,將OTP存儲器編程使能控制信號PE賦值為低電平,拉高OTP存儲器內(nèi)部觸發(fā)器的時鐘信號。當(dāng)cnt_state信號變?yōu)椤?11”時,將OTP存儲器輸出使能控制信號OE賦值為高電平,OTP存儲器內(nèi)部觸發(fā)器的時鐘信號產(chǎn)生一個時鐘下降沿,A2(5:3被鎖存成功。當(dāng)cnt_state信號變?yōu)椤?00”時,再次將OTP存儲器編程使能控制信號PE賦值為高電平,保證OTP存儲器芯片在進(jìn)入讀出狀態(tài)時不會丟失鎖存的數(shù)據(jù)。當(dāng)cnt_state信號變?yōu)椤?01”時,再次將OTP存儲器輸出使能控制信號OE賦值為低電平,使得OTP存儲器芯片退出初始化狀態(tài),釋放三根復(fù)用的地址線。當(dāng)cnt_state信號變?yōu)椤?10”時,將存儲器工作狀態(tài)信號state置為低電平,此時地址輸出模塊會選擇地址產(chǎn)生模塊的數(shù)據(jù)進(jìn)行輸出,OTP存儲器芯片進(jìn)入讀出狀態(tài),開始讀取數(shù)據(jù)。本課題所設(shè)計的基于64Kbit反熔絲OTP存儲器芯片的集成電路可靠性測試系統(tǒng)中,FPGA的頂層控制模塊主要負(fù)責(zé)接收和產(chǎn)生UART串口通信模塊和OTP存儲器初始化及讀取模塊的狀態(tài)信號以及使能、清零信號,同時還負(fù)責(zé)數(shù)據(jù)的緩存和分發(fā)。當(dāng)FPGA模塊的使能輸入端key為低電平時,FPGA模塊的頂層控制控制模塊控制全部模塊為掛起狀態(tài),將UART串口通信模塊的復(fù)位清零信號rst_n置為低電平,將UART串口通信模塊的發(fā)送使能信號send_en置為低電平,將OTP存儲器初始化及讀取模塊的使能端En置為低電平當(dāng)FPGA模塊的使能輸入端key為高電平時,整個FPGA模塊開始工作,此時如果OTP存儲器初始化及讀取模塊的工作狀態(tài)信號state輸出高電平,則OTP存儲器初始化及讀取模塊正在進(jìn)行OTP存儲器的初始化操作,頂層模塊會將UART串口通信模塊的發(fā)送使能信號send_en置為低電平,禁止UART串口通信模塊進(jìn)行數(shù)據(jù)發(fā)送,如果OTP存儲器初始化及讀取模塊的工作狀態(tài)信號state輸出低電平,則OTP存儲器初始化及讀取模塊正在進(jìn)行OTP存儲器的讀取操作,此時頂層模塊會將OTP存儲器芯片接口電路發(fā)送來的數(shù)據(jù)進(jìn)行緩存,同時還會將UART串口通信模塊的發(fā)送使能信號send_en置為高電平,使得UART串口通信模塊開始發(fā)送數(shù)據(jù)。4.4PC端設(shè)計由于本課題所設(shè)計的基于64Kbit反熔絲存儲器的集成電路可靠性測試系統(tǒng)只要求將FPGA模塊從OTP存儲器中讀取出來的數(shù)據(jù)發(fā)送到PC端,對PC端并沒有要求進(jìn)行數(shù)據(jù)處理等操作,因此對PC端要求并不高。本課題所設(shè)計的系統(tǒng)PC端采用了兼容性較好的WindowsXP系統(tǒng)。由于現(xiàn)代很少有直接采用UART串口的PC,因此本課題采取了USB轉(zhuǎn)UART串口的方式第四章基于OTP存儲器的可靠性測試系統(tǒng)設(shè)計進(jìn)行PC端的UART串口連接與識別。在安裝USB轉(zhuǎn)UART串口通信驅(qū)動后,PC端使用第三方串口通信調(diào)試助手,以16進(jìn)制的方式對FPGA發(fā)送來的數(shù)據(jù)進(jìn)行顯示。4.5電壓及溫度控制模塊本課題所設(shè)計的基于64Kbit反熔絲存儲器的集成電路可靠性測試系統(tǒng)要求實(shí)現(xiàn)在不同的溫度以及電流電壓環(huán)境下對OTP存儲器內(nèi)部數(shù)據(jù)的讀取,因此本課題設(shè)計了專門的電壓及溫度控制模塊以實(shí)現(xiàn)該功能。為了實(shí)現(xiàn)不同電流、電壓環(huán)境下對OTP存儲器芯片內(nèi)數(shù)據(jù)的讀取,本課題使用了電流源作為電壓控制模塊的一部分。將電流源與FPGA模塊共地后,只需將電流源的輸出端連接到OTP存儲器芯片接口電路的VDD排針,就可以設(shè)置不同的電源電壓和電流輸入。而溫度控制方面,本課題選用了溫度計和風(fēng)槍實(shí)現(xiàn)該功能。通過風(fēng)槍可以實(shí)現(xiàn)對OTP存儲器芯片的加熱,溫度計則可以實(shí)現(xiàn)對OTP芯片所處環(huán)境的實(shí)時監(jiān)控。4.6本章小結(jié)本章內(nèi)容是本文最核心的部分,也是最主要的部分。本章內(nèi)容以模塊化的方式,完整細(xì)致地介紹了本課題所設(shè)計的整個集成電路可靠性測試系統(tǒng)的原理、功能以及實(shí)現(xiàn)方式,并對每個模塊的子模塊也進(jìn)行了詳細(xì)的剖析與介紹。第一節(jié),對整個基于64Kbit反熔絲OTP存儲器的集成電路可靠