半導(dǎo)體器件物理MOSFET

關(guān)于半導(dǎo)體器件物理MOSFET第一頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET亞閾值電流:定義亞閾值電流理想MOSFET：ID=0實際MOSFET：存在亞閾值電流Idsub亞閾區(qū)，VGS稍小于VT，表面勢：半導(dǎo)體表面處于弱反型區(qū)弱反型溝道，形成亞閾值電流IDsubIDsub形成機制？√第二頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET亞閾值電流:形成機制n溝道MOSFET堆積狀態(tài)：勢壘很高→電子無

法躍過→無法形成表面電流弱反型狀態(tài)：勢壘較低→電子有一定幾率越過勢壘→形成亞閾值電流強反型狀態(tài)：勢壘極低→大量電子越過勢壘→形成溝道電流襯底0勢能參考點第三頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET亞閾值電流:對器件的影響亞閾電流表達式:ID與VGS有關(guān)，且隨VGS指數(shù)增加，若VDS>4（kT/e），最后括號部分將近似等于1，IDsub近似與VDS>無關(guān)半對數(shù)坐標(biāo)中亞閾電流與VGS之間呈現(xiàn)直線

第四頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET亞閾值電流:對器件的影響亞閾值擺幅S（Subthresholdswing）：漏電流減小一個數(shù)量級所需的柵壓變化量，S=dVGS/d(lgIDsub)S也是半對數(shù)亞閾特性曲線斜率的倒數(shù)兩點法求斜率：(VGS=VT,Ion)，(VGS0,10-10(Ioff)）k=(lgIon-lgIoff)/(VT–VGS0),

S=1/kS小好？大好？Ion變?yōu)镮off，器件關(guān)斷k越大（S越?。?，VGS的降低能快速關(guān)斷器件S是量化MOS管如何隨柵壓快速關(guān)斷的參數(shù)亞閾值擺幅S影響因素S∝(Cox+Cdep+Cit)/Cox；Cit:界面陷阱電容減薄柵氧厚度（Cox增大）、降低襯底摻雜（Cdep減?。?、減小表面陷阱密度（Cit減小）

第五頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET亞閾值電流:對器件的影響開關(guān)特性變差：VGS略低于VT時，理論上器件關(guān)閉由于存在亞閾電流，器件無法正常關(guān)閉。靜態(tài)功耗增加：CMOS電路，總有MOS管處于截止態(tài)，若VGS只是稍低于VT，理論器件截止，靜態(tài)功耗為0。但IDsub存在，靜態(tài)功耗增大。IDsub只有納安到微安量級。但大規(guī)模IC中包含有上千萬甚至數(shù)億個器件，總的IDsub可能達到數(shù)個安培.減小IDsub影響的措施增大COX，減小亞閾值擺幅，使器件可以快速關(guān)斷提高關(guān)斷/待機狀態(tài)下器件的閾值電壓VT：通過襯底和源之間加反偏，使VT增加，從而使VGS<<VT.VGS下器件脫離弱反型，處于耗盡區(qū)，無IDsub，靜態(tài)功耗大幅降低第六頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET亞閾值電流的應(yīng)用亞域區(qū)的利用：VGS比VT小，存在Idsub,，可認(rèn)為器件導(dǎo)通與正常導(dǎo)通相比，ID小，功耗小。亞域區(qū)內(nèi)柵壓變，Idsub變，可實現(xiàn)放大低壓低功耗電路中可以使器件工作在亞閾區(qū)。利用亞閾特性進行微弱信號放大的應(yīng)用研究正得到越來越大的重視第七頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET溝道長度調(diào)制效應(yīng):機理理想長溝：L`≈L，導(dǎo)電溝道區(qū)的等效電阻近似不變，飽和區(qū)電流飽和實際器件(短溝)：L`<L，導(dǎo)電溝道區(qū)的等效電阻減小，ID增加,——溝道長度調(diào)制效應(yīng)第八頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET溝道長度調(diào)制效應(yīng):模型溝道長度調(diào)制效應(yīng)系數(shù)：不是一個常數(shù)，和溝長有關(guān)：放大應(yīng)用時，影響電壓放大倍數(shù)的參數(shù)：飽和區(qū)輸出電阻模擬放大電路的MOSFET器件的溝道長度，一般較大：Ro大數(shù)字集成電路MOSFET溝長，一般取工藝允許的最小值：速度快、面積小、功耗低利用前面ΔL模型得出的I-V公式，繁瑣不易計算,不適合于器件模型考慮溝道長度調(diào)制效應(yīng)的IV常用表達式：電流隨著VDS的升高而上升第九頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET遷移率變化溝道中的電場由VDS形成的沿溝道方向的電場分量由VG形成的與溝道垂直方向的電場分量對載流子遷移率的影響，隨著電場的增強，變得都不可忽略第十頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET遷移率變化:縱向電場的影響(1)

表面散射：表面電荷散射和

表面不平整散射第十一頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET遷移率變化:縱向電場的影響(2)表面遷移率（記為μeff）與反型層中垂直方向的電場Eeff關(guān)系：μ0和E0為實驗曲線的擬合參數(shù)μ0為低場表面遷移率E0為遷移率退化時的臨界電場Eeff反型層中所有電子受到的平均電場，與tox關(guān)系不明顯，取決于氧化層下方電荷：μeff受溫度影響大：晶格散射第十二頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET遷移率變化:縱向電場的影響(3)VGS增加，反型層電荷有效遷移率降低，漏電流、跨導(dǎo)隨柵壓增加而增加的趨勢變緩對漏電流、跨導(dǎo)的影響第十三頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET遷移率變化:Si的情形臨界電場強度飽和漂移速度E較低時，μ為常數(shù)，半導(dǎo)體載流子漂移速度與溝道方向電場正比E較高時，達到一臨界電場EC時，載流子漂移速度將達到飽和速度vSat,使載流子的μ下降第十四頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET遷移率變化:縱向電場的影響(2)有效遷移率（記為μ）常用經(jīng)驗公式：載流子速度飽和，VDS↑,載流子v不變,電流飽和：若μ為常數(shù)，VDS↑，E↑,v↑，直到漏端夾斷，發(fā)生夾斷飽和速度飽和時，器件還未發(fā)生夾斷飽和，

屬于提前飽和，第十五頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET遷移率變化:速度飽和效應(yīng)

飽和漏源電流與柵壓成線性關(guān)系飽和區(qū)跨導(dǎo)與偏壓及溝道長度無關(guān)截止頻率與柵壓無關(guān)第十六頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET遷移率變化:速度飽和效應(yīng)

VGS－VT<0：弱反型區(qū)，ID與VGS指數(shù)關(guān)系(較小)，gm與VGS指數(shù)關(guān)系VGS－VT>0(較小)：強反型區(qū)，器件易發(fā)生夾斷飽和，ID與VGS平方關(guān)系，中電流，gm與VGS線性關(guān)系VGS－VT>0(很大)：器件很難發(fā)生夾斷飽和，易發(fā)生速度飽和，大電流，但跨導(dǎo)飽和。模擬放大電路設(shè)計中：放大用MOSFET避免工作在速度飽和區(qū)，因為跨導(dǎo)不變，消耗的電流（功耗）卻在增加,接近就OK，使gm較大第十七頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET閾值電壓修正：

VT與L、W的相關(guān)性漏、源區(qū)擴散結(jié)深rj表面空間電荷區(qū)厚度xdTn溝道MOSFET短溝道長溝道n溝道MOSFET窄溝道寬溝道第十八頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET閾值電壓修正：

VT隨L的變化利用電荷共享模型分析（實際MOSFET）：源襯結(jié)和漏襯結(jié)的耗盡層向溝道區(qū)擴展耗盡層內(nèi)近S/D區(qū)的部分體電荷的電力線中止于源漏區(qū)近似認(rèn)為：左右下方兩個三角形內(nèi)的耗盡層電荷在VDB、VSB下產(chǎn)生，只梯形內(nèi)的空間電荷由VGS控制產(chǎn)生。理想情況（長溝器件）：兩側(cè)三角形內(nèi)空間電荷的量相對少，近似柵氧下方耗盡層電荷都是在VGS控制產(chǎn)生實際情況（短溝器件）：兩側(cè)三角形內(nèi)空間電荷的量相對增加，實際需VGS控制產(chǎn)生的電荷減少，VT減小第十九頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET閾值電壓修正：

VT隨L的變化溝道越短，由柵控制的耗盡層電荷面電荷密度越小，VT越小第二十頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET閾值電壓修正：

VT隨W的變化MOSFET半導(dǎo)體表面耗盡層在寬度方向?qū)⒋嬖跈M向展寬現(xiàn)象中間矩形和兩側(cè)的空間電荷均在VGS作用下產(chǎn)生理想情況(寬溝器件)：兩側(cè)空間電荷的量相對少，可忽略，只中間矩形內(nèi)的耗盡層電荷需要柵壓產(chǎn)生實際情況(窄溝器件)：兩側(cè)空間電荷的量相對多，不可忽略，閾值反型點需VGS產(chǎn)生的耗盡層電荷增多，VT增大沿溝寬W的器件剖面圖第二十一頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFETVT隨W的變化:表面電荷若柵邊緣處耗盡層的擴展相等，均為耗盡層最大厚度XdT，則兩側(cè)為1/4圓溝道越窄，由柵控制的耗盡層電荷面電荷密度越大，VT越大第二十二頁，共三十五頁，2022年，8月28日2022/12/19通過離子注入技術(shù)向溝道區(qū)注入雜質(zhì)調(diào)整VT，改變了氧化層附近襯底的N。離子注入技術(shù)是微電子工藝中的一種重要的摻雜技術(shù)，也是控制MOSFET閾值電壓的一個重要手段。離子注入的優(yōu)點是能精確控制雜質(zhì)的總劑量、深度分布和面均勻性，而且是低溫工藝（可防止原來雜質(zhì)的再擴散等），同時可實現(xiàn)自對準(zhǔn)技術(shù)（以減小電容效應(yīng)）。4.3MOSFET離子注入調(diào)整VT:原理第二十三頁，共三十五頁，2022年，8月28日2022/12/19p型半導(dǎo)體表面注入受主雜質(zhì)Na（如B）→半導(dǎo)體表面凈摻雜濃度↑→表面更難以反型→VT↑4.3MOSFET離子注入調(diào)整VT:原理受主注入劑量（單位面積注入的離子數(shù)）注入前的閾值電壓p型半導(dǎo)體表面注入施主雜質(zhì)Nd（如P）→半導(dǎo)體表面凈摻雜濃度↓→表面更容易反型→VT↓施主注入劑量（單位面積注入的離子數(shù)）公式前提：所有的注入雜質(zhì)，都參與改變VT實際情況？？第二十四頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET離子注入調(diào)整VT:注入雜質(zhì)分布注入后的平均摻雜濃度注入前的摻雜濃度注入深度給定劑量Di后，對VT影響量與雜質(zhì)注入到S后的分布函數(shù)相關(guān)Delta函數(shù)型分布階躍函數(shù)型分布高斯函數(shù)型分布:更接近實際情況，分析較復(fù)雜XI<XdT,XI>XdT,VT利用NS求出注入深度單位面積注入的離子數(shù)DIXdT：注入后的最大耗盡層厚度第二十五頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFETMOSFETIC的發(fā)展若尺寸縮小30％，則

柵延遲減少30％，工作頻率增加43％

單位面積的晶體管數(shù)目加倍

每次切換所需能量減少65％，節(jié)省功耗50％MOSFETIC的發(fā)展趨勢：0.25um→0.18um→0.13um→90nm→60nm→45nm→32nm→22nm→16nm，每一代工藝L→kL，k≈0.7，尺寸縮小好處：提高集成度：同樣功能所需芯片面積更小提升功能：同樣面積可實現(xiàn)更多功能降低成本：單管成本降低改善性能：速度加快，單位功耗降低第二十六頁，共三十五頁，2022年，8月28日2022/12/19完全按（恒定電場）比例縮小(FullScaling)尺寸與電壓按同樣比例縮小電場強度保持不變最為理想，但難以實現(xiàn)（器件閾值電壓不能按比例縮小）4.3MOSFET縮小方式恒壓按比例縮小(FixedVoltageScaling)尺寸按比例縮小，電壓保持不變電場強度隨尺寸的縮小而增加，強場效應(yīng)加重一般化按比例縮小(GeneralScaling)尺寸和電場按不同的比例因子縮小迄今為止的實際做法第二十七頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET完全按比例縮小:規(guī)則第二十八頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET完全按比例縮小:結(jié)果按比例縮小的參數(shù)：尺寸與電壓按同樣比例縮小器件尺寸參數(shù)（L，tox，W，xj）：k倍摻雜濃度（Na，Nd）：1/k倍電壓V：k倍對其他器件參數(shù)的影響電場E：1倍耗盡區(qū)寬度Xd：k倍電阻R（與W/L成正比）：1倍;總柵電容（與WL/tox成正比）:k倍漏電流I（與WV/L成正比):k倍對電路參數(shù)的影響器件密度（與WL成反比）：1/k2倍每器件功耗P（與IV成正比）:k2倍器件功率密度（每器件功耗/器件面積）（與IV/WL成正比）:1電路延遲時間（與RC成正比）：k倍第二十九頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET完全按比例縮小:小結(jié)電壓和尺寸不能按同比例減小，電壓縮小量小E隨著工藝尺寸的縮小，一定程度上在增加溝道長度減小到一定程度后出現(xiàn)的由大電場引起的一系列二級物理效應(yīng)，統(tǒng)稱為短溝道效應(yīng)。包括：ID不飽和，與VDS相關(guān)；溝長縮短后，VDS產(chǎn)生的高E時載流子速度飽和，跨導(dǎo)下降閾值電壓與L、W有關(guān)，不再是常數(shù)亞閾特性退化，器件關(guān)不斷誘發(fā)器件發(fā)生各種擊穿：柵氧擊穿、漏襯雪崩、源漏穿通影響器件壽命的熱載流子效應(yīng)第三十頁，共三十五頁，2022年，8月28日2022/12/194.3MOSFET完全按比例縮小:小結(jié)為了提高器件性能，L要繼續(xù)縮小，還必須要防止出現(xiàn)短溝道效應(yīng)原則：應(yīng)使短溝道器件保持電學(xué)上的長溝道特性，標(biāo)志：VDS>3kt/e,弱反型區(qū)IDsub與VDS無關(guān)ID與1/L成正比長溝道特性最小溝長（經(jīng)驗公式）：L>=c1[rjtox(WS+WD)2]1/3c1為常數(shù)（0.4），rj源漏結(jié)深，tox氧化層厚度WS+WD源漏區(qū)耗盡層寬度之和有利于器件繼續(xù)發(fā)展的技術(shù)（可延緩短溝道效應(yīng)）：高K介質(zhì)：放緩了器件對柵介質(zhì)厚度縮小的需求，使缺陷減少，E減小FinFET器