EDA設(shè)計流程及其工具-QUARUS-II-快速設(shè)計指南

EDA設(shè)計流程及其工具

QuartusII快速操作指南

<電子設(shè)計自動化>課程講義本章參考資料本章內(nèi)容安裝與許可（License）項目與文件類型（project&filestype）QuartusII菜單簡介設(shè)計輸入(designinput)器件與引腳指配(device&pinassignment)編譯和綜合(compilationandsynthesis)仿真(simulation)編程與配置(programandconfiguration)安裝步驟下載免費版本安裝申請許可文件（LicenseFile)設(shè)置許可文件（LicenseFile)運行安裝步驟QuartusII軟件可以從ALTERA公司網(wǎng)站上免費下載。目前版本為5.0（quartusii_50_web_edition_single）V5.0版本的文件大小為221M字節(jié)。許可文件申請如何申請？ 安裝完成后，需要從ALTERA公司網(wǎng)站上申請許可文件，在申請許可文件時需要輸入安裝PC機(jī)的網(wǎng)卡物理號碼(NICID)或者硬盤序列號（Cdiskserialnumber）,此2個號碼可從：

QuartusII->Tools->LicenseSetup 的窗口中得到。

建議使用NICID申請許可文件，這樣可避免格 式化硬盤造成的硬盤號更改。許可文件的申請是免費的，并通過電子郵件傳給申請人，許可文件設(shè)置進(jìn)入

QuartusII->Tools->LicenseSetup->Licensefile。項目（project）Project內(nèi)容：

Allofthedesignfilesandotherrelatedfilesnecessaryforthesuccessfulcompilation,simulation,andprogrammingofadesign一個設(shè)計為一個Project,所有Project的內(nèi)容包含在一個項目文件中。在設(shè)計開始時必須指定創(chuàng)建一個Project文件QuartusII的項目文件擴(kuò)展名為“.qar”主要輸入文件類型（filestype）QuartusIIProjectFile設(shè)計輸入.qpfVHDLDesignFile.vhdVerilogDesignFile.vBlockDesignFile.bdfMemoryInitializationFile.mifSymbolFile.symQuartusIISettingsFile指配.qsfwaveformfiles仿真.vwf主要輸出文件類型（filestype）ProgrammerObjectFile編程文件.pofSRAMObjectFile配置文件.sofPin-OutFile引腳輸出文件（可用于核對硬件連接關(guān)系）.pin11功能正確滿足需求編程下載設(shè)計構(gòu)想QuartusII設(shè)設(shè)計流流程設(shè)計正確設(shè)計構(gòu)構(gòu)想分析設(shè)設(shè)計要要求，，確定定技術(shù)術(shù)路線線設(shè)計模模塊劃劃分可否利利用現(xiàn)現(xiàn)成IP核核？是否需需要運運用NIOS？？1213創(chuàng)建項項目&選選擇擇器件件14創(chuàng)建項項目&選選擇擇器件件15創(chuàng)建項項目&選選擇擇器件件16創(chuàng)建項項目&選選擇擇器件件17如果器器件設(shè)設(shè)置錯錯了，，還可可以通通過該該選項項進(jìn)行行修改改創(chuàng)建項項目&選選擇擇器件件功能正確滿足需求設(shè)計構(gòu)想編程下載QuartusII設(shè)設(shè)計流流程設(shè)計正確1819設(shè)計輸輸入––硬件件描述述語言言VHDLVerilogHDL20在QuartusII環(huán)環(huán)境中中可以以運用用以下下器件件來組組建原原理圖圖：庫中的的元器器件宏功能能模塊塊由VHDL、Verilog文件件生成成的模模塊設(shè)計輸輸入––原理理圖21設(shè)計輸輸入––創(chuàng)建建原理理圖22分析綜綜合編譯成成功，，語法法正確確23分析綜綜合編譯失失敗，，有語語法錯錯誤。?？梢酝ㄍㄟ^雙雙擊紅紅色信信息來來找到到錯誤誤語句句24功能仿真與與時序序仿真真功能仿仿真，，是指指在不不考慮慮器件件延時時和布布線延延時的的理想想情況況下對對源代代碼進(jìn)進(jìn)行邏邏輯功功能的的驗證證。時序仿仿真是是在布布局布布線后后進(jìn)行行，它它與特特定的的器件件有關(guān)關(guān)，包包含了了器件件和布布線的的延時時信息息，主主要驗驗證程程序在在目標(biāo)標(biāo)器件件中的的時序序關(guān)系系。25建立激激勵波波形26建立激激勵波波形27建立激激勵波波形28建立立激激勵勵波波形形29復(fù)位位十進(jìn)進(jìn)制制計計數(shù)數(shù)波形形仿仿真真結(jié)結(jié)果果30點擊擊引引腳腳綁綁定定，，彈彈出出如如下下對對話話框框引腳腳綁綁定定31引腳腳綁綁定定32完全全編編譯譯33完全全編編譯譯34完全全編編譯譯35點擊擊快快捷捷菜菜單單中中的的Programmer，，彈彈出出下下載載窗窗口口。。將DE2與主主機(jī)連接好后后，按照左圖圖所示步驟進(jìn)進(jìn)行下載。編程下載QuartusII主主菜單編譯仿真編程File菜單單Project菜單頂層設(shè)計文件件設(shè)置電源估算文件件生成將設(shè)計文件加加入項目中Assignments菜單器件和引腳指指配編譯設(shè)置Processing菜菜單－>啟動編譯啟動仿真Tools菜菜單－>器件編程看RTL電路路圖許可文件設(shè)置置設(shè)計輸入(designinput)設(shè)計輸入步驟驟建立項目文件件File->NewProjectWizard編寫設(shè)計文件件代碼（或者者畫出原理圖圖）File->New->DeviceDesignFiles->將設(shè)計文件加加入到項目文文件中Project->Add/RemoveFileinProjectVHDL設(shè)設(shè)計計輸輸入入原理理圖圖設(shè)設(shè)計計輸輸入入VHDL設(shè)設(shè)計計輸輸入入文件件名名稱稱必須須和和ENTITY名名一致致原理理圖圖設(shè)設(shè)計計輸輸入入元件件符符號號調(diào)調(diào)入入生成成符符號號塊塊繪制制節(jié)節(jié)點點連連線線繪制制節(jié)節(jié)點點總總線線連連接接繪制制導(dǎo)導(dǎo)線線工工具具粘連連（（移移動動））線段段選選中中原理理圖圖設(shè)設(shè)計計輸輸入入：：符符號號調(diào)調(diào)入入按下下mouse右右鍵鍵－－>原理理圖圖設(shè)設(shè)計計輸輸入入：：符符號號調(diào)調(diào)入入（（續(xù)續(xù)前前））庫符號符號文件也可可以是？VHDL代碼碼得到?。∪绾螌HDL設(shè)設(shè)計文件變成符號文件（.sym）?將VHDL代代碼生成符號號文件（*.sym）一個例子器件與引腳指指配

(device&pinassignment)通過對話窗指配Assignments->DeviceAssignments->Pins通過“*.qsf”文件指配“XXX.qsf”是一個文本文件，包含了設(shè)計計項目所有的的配置信息，，其中包括器器件和引腳信信息器件指配：Assignments->Device->Device&PinOptions->GeneralJTAGUserCodeSpecifiesahexadecimalnumberforthedeviceselectedforthecurrentCompilersettings.TheJTAGusercodeisanextensionoftheoptionregister.ThisdatacanbereadwiththeJTAGUSERCODEinstruction.IfyouturnonAutousercode,thisoptionisdimmedtoindicatethatitisnotavailable.ThisoptionisavailableforallAltera?devicessupportedbytheQuartus?

IIsoftwareexceptFLEX??

6000devices.Device&PinOptions->UnusedPins未用引腳一一般接地Device&PinOptions->Configuration引腳指配：：Assignments->Pins->通過“*.qsf”文件指配配#Pin&LocationAssignments#==========================set_location_assignmentPIN_1-toa0\[0\]set_location_assignmentPIN_2-toa0\[4\]set_location_assignmentPIN_3-toa0\[2\]編譯和綜合合

(compilationandsynthesis)如果編碼碼設(shè)計完完成如果器件件和引腳指指配完完成那么我們就就可以開開始編譯譯了！請進(jìn)入：Processing->Complitaion看RTL圖圖如果編譯通通過，那么我們還可以以看VHDL代代碼的RTL圖Tools->RTLViewer仿真(simulation)QuartusII的simulation功能使得FPGA代代碼設(shè)計和和PCB設(shè)計計同步或或者超超前進(jìn)行.必須選擇進(jìn)進(jìn)行那種種類型？Function&Timing如何啟動仿仿真：Processing->StartSimulation仿真(simulation):步驟驟建立“.VWF”文文件File->New->OtherFiles->VectorWaveformfile設(shè)置仿真的的時間分辨辨率和仿真真時長Edit->EndTimeEdit->GridSize選擇仿真真類型（Function&Timing）定義輸入波波形啟動仿真：：Processing->StartSimulation觀察仿真結(jié)結(jié)果（輸出出信號的波波形）選擇仿真真類型：Project->Setting->Simulator定義輸入波波形編程與配置(programandconfiguration)設(shè)置編程硬件件（編程電纜選擇擇）Tools->Programmer->HardwareSetup設(shè)置下載模式式Tools->Programmer->Mode調(diào)入編程文件件Tools->Programmer->AddFile啟動編程Tools->Programmer->Start設(shè)置編程硬硬件（編程程電纜選擇擇）Tools->Programmer->HardwareSetup設(shè)置下載模模式FPGA配配置EPCS1，EPCS4等編編程EPC2,CPLD等編程啟動編程JTAGUserCodeSpecifiesahexadecimalnumberforthedeviceselectedforthecurrentCompilersettings.TheJTAGusercodeisanextensionoftheoptionregister.ThisdatacanbereadwiththeJTAGUSERC