內(nèi)存設(shè)計(jì)流程簡介課件

內(nèi)存產(chǎn)品設(shè)計(jì)流程

內(nèi)存產(chǎn)品設(shè)計(jì)流程必須采用高速數(shù)字電路設(shè)計(jì)原理定義：數(shù)字電路的工作頻率在達(dá)到45MHZ~50MHZ時，并且此工作頻率的電路分量占整個電子系統(tǒng)一定的份量，我們稱這樣的電路為高速電路如我們的各種內(nèi)存產(chǎn)品中的時鐘頻率和數(shù)據(jù)頻率都達(dá)到了如下的級別：必須采用高速數(shù)字電路設(shè)計(jì)原理定義：數(shù)字電路的工作頻率在達(dá)到4影響高速信號的幾個原因：（1）產(chǎn)生傳輸線效應(yīng)，包括特征電阻等電氣特性，信號以電磁場的形式在信號層面和參考層面之間傳播。（2）寄生了電容和電感效應(yīng)，并孳生了其他如電磁干擾(EMI)等不良影響.（3）過近的傳輸線間容易產(chǎn)生容性串繞，電流通過一根信號線耦合到另一根信號線上，影響信號的正常工作。（4）傳輸線中的特征電阻，電容，電感等效應(yīng)會增加信號的傳輸時延和減緩信號的上升延。傳輸線的線長線寬都對信號傳輸產(chǎn)生影響。（5）信號回流必須通過參考平面進(jìn)行回流，否則電磁干擾將使線路無法正常工作。此外，傳輸線效應(yīng)還包括反射信號，過沖和下沖等其他影響，不可能用傳統(tǒng)低頻的線路設(shè)計(jì)方法來進(jìn)行設(shè)計(jì)，否則設(shè)計(jì)的PCB將無法工作。高速電路設(shè)計(jì)技術(shù)已經(jīng)成為解決高頻狀態(tài)下控制信號完整性的唯一途徑。

影響高速信號的幾個原因：（1）產(chǎn)生傳輸線效應(yīng)，包括特征電阻等高速電路設(shè)計(jì)需要解決:

信號完整性問題.包括時延,反射,串繞,振鈴等電源完整性問題.EMC/EMI問題.在高頻狀態(tài)下:傳輸線可以表征為上圖所示的電阻,電容,電感和電導(dǎo)鏈.高速電路設(shè)計(jì)需要解決:

信號完整性問題.在高頻狀態(tài)下:傳輸線JEDEC提供的規(guī)范DIMM信號類別.(數(shù)據(jù),地址信號,命令信號,1/2bank?)符合對應(yīng)RowCard的器件封裝,尺寸,頻率等參數(shù),如DRAM,PLL,REG,AMB等.原理圖(信號連接關(guān)系)DIMM外觀尺寸.各種信號的拓?fù)浣Y(jié)構(gòu),線長容限,以及端接的阻容器件.規(guī)定阻抗控制(60Ohm+/-10%)參考疊層.VDDSPD,Vref,VDDQ等電源線以及電源/地層的去藕電容參考容值.JEDEC提供的規(guī)范DIMM信號類別.(數(shù)據(jù),地址信號,命令高速電路設(shè)計(jì)流程specsolutionDesignentryPCBlayoutSignaltestYNOK

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completeOKNPre-simPost-simHigh-speeddesignflow高速電路設(shè)計(jì)流程specsolutionDesignent業(yè)界較先進(jìn)的PCB設(shè)計(jì)軟件——Cadence包括原理圖、PCB版圖，信號完整性及電源仿真等多種工具的專業(yè)PCB設(shè)計(jì)軟件。原理圖使用ConceptHDL，板圖級的設(shè)計(jì)使用Allegro業(yè)界較先進(jìn)的PCB設(shè)計(jì)軟件——Cadence包括原理圖、PCDRAM芯片:數(shù)據(jù)存儲單元.是內(nèi)存條上的最重要的器件，決定DIMM的容量及帶寬。主要芯片廠家有等.EEPROM芯片:存儲內(nèi)存的主要性能參數(shù)，包括工作頻率，內(nèi)存容量等，開機(jī)時，自檢程序根據(jù)SPD中的參數(shù)設(shè)置BIOS中內(nèi)存相關(guān)參數(shù).阻容器件:電阻及排阻主要用于消除信號反射,對傳輸線做源端或終端匹配.電容主要用于旁路,濾波,去藕以及匹配等作用.對于服務(wù)器內(nèi)存,還會用到控制時鐘同步的PLL芯片及數(shù)據(jù)寄存作用的Register芯片.以及用于FullyBufferedDIMM上的AMB(AdvancedMemoryBuffer)芯片.內(nèi)存設(shè)計(jì)涉及的器件及作用DRAM芯片:內(nèi)存設(shè)計(jì)涉及的器件及作用1.原理圖設(shè)計(jì)SPEC原理圖要求:1.確定器件封裝2.確定器件間連接關(guān)系1.原理圖設(shè)計(jì)SPEC原理圖要求:1.確定器件封裝2.PCB板圖設(shè)計(jì)疊層結(jié)構(gòu)對阻抗的控制帶狀傳輸線：信號線夾于兩層參考平面之間。這樣的結(jié)構(gòu)有利于減少外接的電磁干擾，可以得到較好的的信號。對于比較重要的時鐘信號，多層布線中可以優(yōu)先考慮使用內(nèi)層布線微帶傳輸線：信號的表層布線，僅有一層參考層，外界對線路信號的傳輸影響比帶狀線要差，但這樣的設(shè)計(jì)使得布線相對簡單且接觸信號線更為容易。2.PCB板圖設(shè)計(jì)疊層結(jié)構(gòu)對阻抗的控制帶狀傳輸線：信號線夾于SSHWWWFR4GroundPlane布線阻抗要求：JEDEC對信號線阻抗有明確的要求(DDRII為例）：特征阻抗: 60Ohm＋/－10%信號線最小間距: 4mil差分線間距： 4mil影響PCB特征阻抗的幾個重要參數(shù)為:線寬,介質(zhì)厚度,介電常數(shù),銅厚等對于已給定的FR-4PCB介質(zhì),我們主要關(guān)注的的是如何調(diào)整參考平面的疊層及電源/地平面的分布來保證布線阻抗的連續(xù).SSHWWWFR4GroundPlane布線阻抗要求：JECadence中對疊層阻抗控制的設(shè)計(jì)工具：內(nèi)存PCB的阻抗控制：60歐+/-10％雖然內(nèi)存設(shè)計(jì)中對于PCB疊層阻抗控制通常交由PCB廠商解決，對于設(shè)計(jì)人員合理安排疊層，同樣需要控制布線阻抗連續(xù)性以及進(jìn)行信號完整性仿真等方面都有重要的意義。Cadence中對疊層阻抗控制的設(shè)計(jì)工具：內(nèi)存PCB的阻抗控JEDEC提供的幾種PCB疊層結(jié)構(gòu)JEDEC提供的幾種PCB疊層結(jié)構(gòu)布線約束：方便地設(shè)置線間的距離約束，以便手動布線時使線寬和線距自動地避讓，以達(dá)到要求的距離。布線約束：方便地設(shè)置線間的距離約束，以便手動布線時使線寬和線時鐘線的布線數(shù)據(jù)線的布線減少彎曲，消除阻抗不連續(xù)點(diǎn)減少過孔的使用保持差分線的平行及等距布線技巧：時鐘線的布線數(shù)據(jù)線的布線減少彎曲，消除阻抗不連續(xù)點(diǎn)布線技巧：設(shè)定線長規(guī)則及時發(fā)現(xiàn)線長錯誤及時發(fā)現(xiàn)線長不滿足規(guī)則的情況，防止因設(shè)計(jì)失誤產(chǎn)生的信號的時序錯誤AllegroConstraintManager設(shè)定線長規(guī)則及時發(fā)現(xiàn)線長錯誤及時發(fā)現(xiàn)線長不滿足規(guī)則的情況，A走內(nèi)層——降低電磁干擾

在保證阻抗情況下以最小間距并行——減小共模干擾調(diào)整走線長度——滿足時序走內(nèi)層——降低電磁干擾在保證阻抗情況下以最小間距并行——減電容：1.旁路電容－為參考不同電源層的信號提供完整的回流路徑。2.去耦電容－增加電源和地的交流耦合，減小交流信號對電源的影響；消除電源電壓抖動，穩(wěn)定參考電壓。在PCB上均勻分布旁路電容和去耦電容。電容：1.旁路電容－為參考不同電源層的信號提供完整的回流路徑3.負(fù)載電容——用于平衡負(fù)載端的結(jié)構(gòu)，優(yōu)化信號質(zhì)量4.濾波電容——濾除ODT,CS等低頻信號上的高頻噪聲根據(jù)JEDEC規(guī)范，在CS相應(yīng)信號線上會加上負(fù)載電容和濾波電容電容(續(xù)）根據(jù)JEDEC規(guī)范，在CS相應(yīng)信號線上會加上負(fù)載電容和濾波4.端接電阻的設(shè)置端接電阻可以避免信號反射疊加而導(dǎo)致的失真。當(dāng)傳輸線特征阻抗與負(fù)載阻抗匹配時,電流在終端可被全部吸收而沒有無反射信號的產(chǎn)生。數(shù)據(jù)線和地址線的端接電阻4.端接電阻的設(shè)置端接電阻可以避免信號反射疊加而導(dǎo)致的失真。加入仿真流程后的PCB設(shè)計(jì)加入仿真流程后的PCB設(shè)計(jì)信號完整性（SignalIntegrity）仿真：Cadence仿真軟件可把連續(xù)的幾段由無源元件(如電阻,電容或電感)連接的net識別為一段特殊的Xnet。通過Xnet可以仿真一段連接驅(qū)動源和接收端的信號波形，以判別信號在傳輸過程種是否產(chǎn)生失真。信號完整性（SignalIntegrity）仿真：Cade準(zhǔn)備好進(jìn)行SI仿真的PCB板圖調(diào)整PCB疊層以滿足阻抗要求轉(zhuǎn)換IBIS模型并加載到芯片上用Probe提取仿真信號線提取信號的拓?fù)浣Y(jié)構(gòu)創(chuàng)建阻容器件模型設(shè)置仿真參數(shù)生成報(bào)告并檢查模型和疊層是否正確對比相應(yīng)公板的信號波形仿真結(jié)果分析反饋回設(shè)計(jì)端結(jié)束仿真流程：準(zhǔn)備好進(jìn)行SI仿真的PCB板圖調(diào)整PCB疊層以滿足阻抗要求轉(zhuǎn)調(diào)整疊層以滿足60Ohm阻抗要求設(shè)定電源和參考電壓仿真前參數(shù)調(diào)整調(diào)整疊層以滿足60Ohm阻抗要求設(shè)定電源和參考電壓仿真前參模型加載轉(zhuǎn)換IBIS模型(DRAM,Register,PLL北橋芯片）創(chuàng)建Espice模型(電阻，電容和電感等分立器件）加載主板和DIMM的PCB文件設(shè)定仿真參數(shù)模型加載轉(zhuǎn)換IBIS模型(DRAM,Register,PLL提取拓?fù)浣Y(jié)構(gòu)進(jìn)行仿真提取的拓?fù)鋱D包括：信號線連接方式，線長，拓?fù)浣Y(jié)構(gòu)，節(jié)點(diǎn)模型等信息waveform提取拓?fù)浣Y(jié)構(gòu)進(jìn)行仿真提取的拓?fù)鋱D包括：waveform通過設(shè)計(jì)后仿真：可以提前預(yù)知信號的質(zhì)量好壞?？梢苑抡娌煌枞萜骷π盘柕挠绊?。及時反饋設(shè)計(jì)端的錯誤。根據(jù)結(jié)果，調(diào)整走線方式，優(yōu)化設(shè)計(jì)。對比實(shí)測波形，積累測試經(jīng)驗(yàn)。謝謝！通過設(shè)計(jì)后仿真：謝謝！

內(nèi)存產(chǎn)品設(shè)計(jì)流程

內(nèi)存產(chǎn)品設(shè)計(jì)流程必須采用高速數(shù)字電路設(shè)計(jì)原理定義：數(shù)字電路的工作頻率在達(dá)到45MHZ~50MHZ時，并且此工作頻率的電路分量占整個電子系統(tǒng)一定的份量，我們稱這樣的電路為高速電路如我們的各種內(nèi)存產(chǎn)品中的時鐘頻率和數(shù)據(jù)頻率都達(dá)到了如下的級別：必須采用高速數(shù)字電路設(shè)計(jì)原理定義：數(shù)字電路的工作頻率在達(dá)到4影響高速信號的幾個原因：（1）產(chǎn)生傳輸線效應(yīng)，包括特征電阻等電氣特性，信號以電磁場的形式在信號層面和參考層面之間傳播。（2）寄生了電容和電感效應(yīng)，并孳生了其他如電磁干擾(EMI)等不良影響.（3）過近的傳輸線間容易產(chǎn)生容性串繞，電流通過一根信號線耦合到另一根信號線上，影響信號的正常工作。（4）傳輸線中的特征電阻，電容，電感等效應(yīng)會增加信號的傳輸時延和減緩信號的上升延。傳輸線的線長線寬都對信號傳輸產(chǎn)生影響。（5）信號回流必須通過參考平面進(jìn)行回流，否則電磁干擾將使線路無法正常工作。此外，傳輸線效應(yīng)還包括反射信號，過沖和下沖等其他影響，不可能用傳統(tǒng)低頻的線路設(shè)計(jì)方法來進(jìn)行設(shè)計(jì)，否則設(shè)計(jì)的PCB將無法工作。高速電路設(shè)計(jì)技術(shù)已經(jīng)成為解決高頻狀態(tài)下控制信號完整性的唯一途徑。

影響高速信號的幾個原因：（1）產(chǎn)生傳輸線效應(yīng)，包括特征電阻等高速電路設(shè)計(jì)需要解決:

信號完整性問題.包括時延,反射,串繞,振鈴等電源完整性問題.EMC/EMI問題.在高頻狀態(tài)下:傳輸線可以表征為上圖所示的電阻,電容,電感和電導(dǎo)鏈.高速電路設(shè)計(jì)需要解決:

信號完整性問題.在高頻狀態(tài)下:傳輸線JEDEC提供的規(guī)范DIMM信號類別.(數(shù)據(jù),地址信號,命令信號,1/2bank?)符合對應(yīng)RowCard的器件封裝,尺寸,頻率等參數(shù),如DRAM,PLL,REG,AMB等.原理圖(信號連接關(guān)系)DIMM外觀尺寸.各種信號的拓?fù)浣Y(jié)構(gòu),線長容限,以及端接的阻容器件.規(guī)定阻抗控制(60Ohm+/-10%)參考疊層.VDDSPD,Vref,VDDQ等電源線以及電源/地層的去藕電容參考容值.JEDEC提供的規(guī)范DIMM信號類別.(數(shù)據(jù),地址信號,命令高速電路設(shè)計(jì)流程specsolutionDesignentryPCBlayoutSignaltestYNOK

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completeOKNPre-simPost-simHigh-speeddesignflow高速電路設(shè)計(jì)流程specsolutionDesignent業(yè)界較先進(jìn)的PCB設(shè)計(jì)軟件——Cadence包括原理圖、PCB版圖，信號完整性及電源仿真等多種工具的專業(yè)PCB設(shè)計(jì)軟件。原理圖使用ConceptHDL，板圖級的設(shè)計(jì)使用Allegro業(yè)界較先進(jìn)的PCB設(shè)計(jì)軟件——Cadence包括原理圖、PCDRAM芯片:數(shù)據(jù)存儲單元.是內(nèi)存條上的最重要的器件，決定DIMM的容量及帶寬。主要芯片廠家有等.EEPROM芯片:存儲內(nèi)存的主要性能參數(shù)，包括工作頻率，內(nèi)存容量等，開機(jī)時，自檢程序根據(jù)SPD中的參數(shù)設(shè)置BIOS中內(nèi)存相關(guān)參數(shù).阻容器件:電阻及排阻主要用于消除信號反射,對傳輸線做源端或終端匹配.電容主要用于旁路,濾波,去藕以及匹配等作用.對于服務(wù)器內(nèi)存,還會用到控制時鐘同步的PLL芯片及數(shù)據(jù)寄存作用的Register芯片.以及用于FullyBufferedDIMM上的AMB(AdvancedMemoryBuffer)芯片.內(nèi)存設(shè)計(jì)涉及的器件及作用DRAM芯片:內(nèi)存設(shè)計(jì)涉及的器件及作用1.原理圖設(shè)計(jì)SPEC原理圖要求:1.確定器件封裝2.確定器件間連接關(guān)系1.原理圖設(shè)計(jì)SPEC原理圖要求:1.確定器件封裝2.PCB板圖設(shè)計(jì)疊層結(jié)構(gòu)對阻抗的控制帶狀傳輸線：信號線夾于兩層參考平面之間。這樣的結(jié)構(gòu)有利于減少外接的電磁干擾，可以得到較好的的信號。對于比較重要的時鐘信號，多層布線中可以優(yōu)先考慮使用內(nèi)層布線微帶傳輸線：信號的表層布線，僅有一層參考層，外界對線路信號的傳輸影響比帶狀線要差，但這樣的設(shè)計(jì)使得布線相對簡單且接觸信號線更為容易。2.PCB板圖設(shè)計(jì)疊層結(jié)構(gòu)對阻抗的控制帶狀傳輸線：信號線夾于SSHWWWFR4GroundPlane布線阻抗要求：JEDEC對信號線阻抗有明確的要求(DDRII為例）：特征阻抗: 60Ohm＋/－10%信號線最小間距: 4mil差分線間距： 4mil影響PCB特征阻抗的幾個重要參數(shù)為:線寬,介質(zhì)厚度,介電常數(shù),銅厚等對于已給定的FR-4PCB介質(zhì),我們主要關(guān)注的的是如何調(diào)整參考平面的疊層及電源/地平面的分布來保證布線阻抗的連續(xù).SSHWWWFR4GroundPlane布線阻抗要求：JECadence中對疊層阻抗控制的設(shè)計(jì)工具：內(nèi)存PCB的阻抗控制：60歐+/-10％雖然內(nèi)存設(shè)計(jì)中對于PCB疊層阻抗控制通常交由PCB廠商解決，對于設(shè)計(jì)人員合理安排疊層，同樣需要控制布線阻抗連續(xù)性以及進(jìn)行信號完整性仿真等方面都有重要的意義。Cadence中對疊層阻抗控制的設(shè)計(jì)工具：內(nèi)存PCB的阻抗控JEDEC提供的幾種PCB疊層結(jié)構(gòu)JEDEC提供的幾種PCB疊層結(jié)構(gòu)布線約束：方便地設(shè)置線間的距離約束，以便手動布線時使線寬和線距自動地避讓，以達(dá)到要求的距離。布線約束：方便地設(shè)置線間的距離約束，以便手動布線時使線寬和線時鐘線的布線數(shù)據(jù)線的布線減少彎曲，消除阻抗不連續(xù)點(diǎn)減少過孔的使用保持差分線的平行及等距布線技巧：時鐘線的布線數(shù)據(jù)線的布線減少彎曲，消除阻抗不連續(xù)點(diǎn)布線技巧：設(shè)定線長規(guī)則及時發(fā)現(xiàn)線長錯誤及時發(fā)現(xiàn)線長不滿足規(guī)則的情況，防止因設(shè)計(jì)失誤產(chǎn)生的信號的時序錯誤AllegroConstraintManager設(shè)定線長規(guī)則及時發(fā)現(xiàn)線長錯誤及時發(fā)現(xiàn)線長不滿足規(guī)則的情況，A走內(nèi)層——降低電磁干擾

在保證阻抗情況下以最小間距并行——減小共模干擾調(diào)整走線長度——滿足時序走內(nèi)層——降低電磁干擾在保證阻抗情況下以最小間距并行——減電容：1.旁路電容－為參考不同電源層的信號提供完整的回流路徑。2.去耦電容－增加電源和地的交流耦合，減小交流信號對電源的影響；消除電源電壓抖動，穩(wěn)定參考電壓。在PCB上均勻分布旁路電容和去耦電容。電容：1.旁路電容－為參考不同電源層的信號提供完整的回流路徑3.負(fù)載電容——用于平衡負(fù)載端的結(jié)構(gòu)，優(yōu)化信號質(zhì)量4.濾波電容——濾除ODT,CS等低頻信號上的高頻噪聲根據(jù)JEDEC規(guī)范，在CS相應(yīng)信號線上會加上負(fù)載電容和濾波電容電容(續(xù)）根據(jù)JEDEC規(guī)范，在CS相應(yīng)信號線上會加上負(fù)載電容和濾波4.端接電阻的設(shè)置端接電阻可以避免信號反射疊加而導(dǎo)致的失真。當(dāng)傳輸線特征阻抗與負(fù)載阻抗匹配時,電流在終端可被全部吸收而沒有無反射信號的產(chǎn)生。數(shù)據(jù)線和地址線的端接電阻4.端接電阻的設(shè)置端接電阻可以避免信號