第6章-微處理器8086的總線結(jié)構(gòu)和時序課件

第6章8086的總線結(jié)構(gòu)和時序本章要點掌握8086CPU的引腳信號的含義。理解兩種工作方式下地址總線、數(shù)據(jù)總線、控制總線，并構(gòu)成最小方式和最大方式系統(tǒng)。掌握總線周期概念以及系統(tǒng)的讀/寫時序、中斷響應(yīng)時序等，為后續(xù)章節(jié)存儲器電路設(shè)計以及I/O接口電路設(shè)計打下良好的基礎(chǔ)。1第6章8086的總線結(jié)構(gòu)和時序本章要點1本章問題的引出第三章我們介紹微處理器的結(jié)構(gòu)時已經(jīng)說明，微處理器的外部結(jié)構(gòu)表現(xiàn)為數(shù)量有限的輸入輸出引腳，這些引腳構(gòu)成了微處理器級總線。而微處理器級總線帶負載的能力弱，加之部分引腳采用復(fù)用引腳，所以在微機系統(tǒng)設(shè)計時，不能直接與存儲器、I/O接口連接。2本章問題的引出第三章我們介紹微處理器的結(jié)構(gòu)時已經(jīng)說明，微處理本章問題的引出微處理器必須通過微處理器級總線和其它邏輯電路連接組成主機板系統(tǒng)，形成系統(tǒng)級總線，簡稱系統(tǒng)總線。存儲器和I/O設(shè)備通過接口電路連接在系統(tǒng)總線上。本章討論單總線系統(tǒng)，下圖示出了8086為基礎(chǔ)的系統(tǒng)中系統(tǒng)總線的典型結(jié)構(gòu)。3本章問題的引出微處理器必須通過微處理器級總線和其它邏輯電路連本章問題的引出4本章問題的引出4本章問題的引出微處理器級總線和系統(tǒng)級總線之間的接口邏輯電路稱為總線控制邏輯。總線控制邏輯中的驅(qū)動器和接收器是為了提高總線的驅(qū)動電流的能力和承受電容負載的能力。5本章問題的引出微處理器級總線和系統(tǒng)級總線之間的接口邏輯電路稱本章問題的引出在8086系統(tǒng)中，由于CPU采用分時復(fù)用的地址/數(shù)據(jù)總線，而在執(zhí)行對存儲器讀寫或?qū)/O設(shè)備輸入輸出的總線周期中，要求地址信息一直保持有效。因此總線控制邏輯還必須完成對分時復(fù)用的地址/數(shù)據(jù)總線中地址信息的鎖存，以實現(xiàn)地址總線和數(shù)據(jù)總線的分離。6本章問題的引出在8086系統(tǒng)中，由于CPU采用分時復(fù)用的地址本章問題的引出若系統(tǒng)中包括中斷優(yōu)先級管理時，總線控制邏輯還應(yīng)包括中斷優(yōu)先級管理邏輯，以實現(xiàn)系統(tǒng)中斷的管理。（系統(tǒng)中斷的管理用可編程中斷控制器8259芯片實現(xiàn)。這部分內(nèi)容在后面章介紹）如果CPU以外的系統(tǒng)部件可以控制系統(tǒng)總線時，那么要求所有的地址總線和數(shù)據(jù)總線以及大多數(shù)控制總線必須能夠在邏輯上與CPU或總線控制邏輯有效地脫開。（即總線請求與授予）7本章問題的引出若系統(tǒng)中包括中斷優(yōu)先級管理時，總線控制邏輯還應(yīng)本章問題的引出解決以上問題，必須了解8086CPU的引腳功能。本章主要介紹8086CPU的各引腳功能，在介紹的基礎(chǔ)上，引出8086最小方式系統(tǒng)和最大方式系統(tǒng)中系統(tǒng)總線的結(jié)構(gòu)和時序，這是組成微機系統(tǒng)和進行系統(tǒng)硬件開發(fā)的基礎(chǔ)。8本章問題的引出解決以上問題，必須了解8086CPU的引腳功能§6.18086的微處理器級總線和系統(tǒng)總線微處理器外部特性表現(xiàn)在其引腳信號上，學習時請?zhí)貏e關(guān)注以下幾個方面：指引腳信號的定義、作用；通常采用英文單詞或其縮寫表示信號從芯片向外輸出，還是從外部輸入芯片，或者是雙向的起作用的邏輯電平高、低電平有效上升、下降邊沿有效輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài)⑶有效電平⑷三態(tài)能力⑵信號的流向⑴引腳的功能9§6.18086的微處理器級總線和系統(tǒng)總線微處理器外部特6.1.18086的兩種工作方式最小方式構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)，適合單處理器組成的小系統(tǒng)。8086直接產(chǎn)生存貯器或I/O讀寫的讀寫命令等控制信號。最大方式適合用于實現(xiàn)多處理器系統(tǒng)，如接入數(shù)值協(xié)處理器80878086CPU不直接提供用于存貯器或I/O讀寫的讀寫命令等控制信號，而是將當前要執(zhí)行的傳送操作類型編碼為三個狀態(tài)位（S2,S1,S0）輸出，由外部的總線控制器8288對狀態(tài)信號進行譯碼產(chǎn)生相應(yīng)信號。106.1.18086的兩種工作方式最小方式108086的兩種工作方式（1）兩種方式利用MN/MX引腳區(qū)別兩種方式下的內(nèi)部操作并沒有區(qū)別IBMPC/XT采用最大方式本書以最小方式展開基本原理通常在信號名稱加上劃線（如：MX）表示低電平有效118086的兩種工作方式（1）兩種方式利用MN/MX引腳區(qū)別通8086引腳圖8086CPU具有40條引腳，采用雙列直插式封裝為了減少芯片的引腳，8086的許多引腳具有雙重定義和功能，采用分時復(fù)用方式工作，即在不同時刻，這些引腳上的信號是不相同的8086的最大和最小兩種工作模式可以通過引腳選擇（MN/MX）128086引腳圖8086CPU具有40條引腳，采用雙列直插式8086引腳功能引腳構(gòu)成了微處理器級總線，引腳功能也就是微處理器級總線的功能。8086CPU的40條引腳中，引腳1和引腳20（GND）為接地端；引腳40(VCC)為電源輸入端，采用的電源電壓為+5V。引腳19(CLK)為時鐘信號輸入端。其余36個引腳按其功能來分，地址/數(shù)據(jù)分時復(fù)用總線占用20個引腳，控制總線占16個引腳。138086引腳功能引腳構(gòu)成了微處理器級總線，引腳功能也就是微處6.1.2最小方式下的引腳定義分類學習這40個引腳（總線）信號數(shù)據(jù)和地址引腳讀寫控制引腳中斷請求和響應(yīng)引腳總線請求和響應(yīng)引腳其它引腳146.1.2最小方式下的引腳定義分類學習這40個引腳（總線）數(shù)據(jù)和地址引腳AD15~AD0（Address/Data）地址/數(shù)據(jù)分時復(fù)用引腳，雙向、三態(tài)在訪問存儲器或外設(shè)的總線操作周期中，這些引腳在第一個時鐘周期（T1）輸出存儲器或I/O端口的16位地址A15~A0其它T狀態(tài)用于傳送16位數(shù)據(jù)D15~D015數(shù)據(jù)和地址引腳AD15~AD0（Address/Da數(shù)據(jù)和地址引腳（續(xù)1）A19/S6~A16/S3（Address/Status）地址/狀態(tài)分時復(fù)用引腳，輸出、三態(tài)這些引腳在訪問存儲器的第一個時鐘周期（T1）輸出高4位地址A19~A16在訪問外設(shè)的第一個時鐘周期（T1）全部輸出低電平無效在總線周期的其它T狀態(tài)，輸出狀態(tài)信號S6~S3這些狀態(tài)中，S6恒等于0，S5指示中斷允許標志位IF的狀態(tài)，S4，S3的組合指示CPU當前正在使用的段寄存器16數(shù)據(jù)和地址引腳（續(xù)1）A19/S6~A16/S3（AddS4S3

段寄存器00ES01SS10CS(或I/O，中斷響應(yīng))11DS數(shù)據(jù)和地址引腳（續(xù)2）備注：其中S4S3=10表示對存貯器訪問時段寄存器為CS，或者表示對I/O端口進行訪問以及在中斷響應(yīng)的總線周期中讀取中斷類型號（這兩種情況下不用段寄存器）。17S4S3段寄存器00ES01SS10CS(或I/O，中斷響讀寫控制引腳ALE（AddressLatchEnable）地址鎖存允許，輸出、三態(tài)、高電平有效ALE引腳高有效時，表示復(fù)用引腳：AD7~AD0和A19/S6~A16/S3正在傳送地址信息由于地址信息在這些復(fù)用引腳上出現(xiàn)的時間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來18讀寫控制引腳ALE（AddressLatchEnable讀寫控制引腳（續(xù)1）M/IO（Memory/InputandOutput）存儲器或I/O訪問，輸出、三態(tài)該引腳輸出低電平時，表示CPU將訪問I/O端口，這時地址總線A15~A0提供16位I/O端口地址該引腳輸出高電平時，表示CPU將訪問存儲器，這時地址總線A19~A0提供20位存儲器地址19讀寫控制引腳（續(xù)1）M/IO（Memory/Inputa讀寫控制引腳（續(xù)2）WR（Write）寫控制，輸出、三態(tài)、低電平有效有效時，表示CPU正在寫出數(shù)據(jù)給存儲器或I/O端口RD（Read）讀控制，輸出、三態(tài)、低電平有效有效時，表示CPU正在從存儲器或I/O端口讀入數(shù)據(jù)20讀寫控制引腳（續(xù)2）WR（Write）20讀寫控制引腳（續(xù)3）M/IO、WR和RD是最基本的控制信號組合后，控制4種基本的總線周期總線周期M/IOWRRD存儲器讀高高低存儲器寫高低高I/O讀低高低I/O寫低低高21讀寫控制引腳（續(xù)3）M/IO、WR和RD是最基本的控制信號總讀寫控制引腳（續(xù)4）READY存儲器或I/O端口就緒，輸入、高電平有效，它是由被訪問的存儲器或I/O設(shè)備發(fā)出的響應(yīng)信號，當其有效時，表示存儲器或I/O設(shè)備已準備好，CPU可以進行數(shù)據(jù)傳送總線操作周期中，CPU會在T3周期測試該引腳如果測到高有效，CPU直接進入下一步如果測到無效，CPU將插入等待周期Tw等待周期中仍然要監(jiān)測READY信號，確定是否繼續(xù)插入等待周期22讀寫控制引腳（續(xù)4）READY22讀寫控制引腳（續(xù)5）DEN（DataEnable）數(shù)據(jù)允許，輸出、三態(tài)、低電平有效有效時，表示當前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用它來控制對數(shù)據(jù)總線的驅(qū)動DT/R（DataTransmit/Receive）數(shù)據(jù)發(fā)送/接收，輸出、三態(tài)該信號表明當前總線上數(shù)據(jù)的流向高電平時數(shù)據(jù)自CPU輸出（發(fā)送）低電平時數(shù)據(jù)輸入CPU（接收）23讀寫控制引腳（續(xù)5）DEN（DataEnable）23中斷請求和響應(yīng)引腳INTR（InterruptRequest）可屏蔽中斷請求，輸入、高電平有效有效時，表示請求設(shè)備向CPU申請可屏蔽中斷該中斷請求是否響應(yīng)受控于IF（中斷允許標志）、可以被屏蔽掉24中斷請求和響應(yīng)引腳INTR（InterruptReques中斷請求和響應(yīng)引腳（續(xù)1）INTA（InterruptAcknowledge）可屏蔽中斷響應(yīng)，輸出、低電平有效有效時，表示來自INTR引腳的中斷請求已被CPU響應(yīng)，CPU進入中斷響應(yīng)周期25中斷請求和響應(yīng)引腳（續(xù)1）INTA（InterruptAc中斷請求和響應(yīng)引腳（續(xù)2）NMI（Non-MaskableInterrupt）不可屏蔽中斷請求，輸入、上升沿有效有效表示外界向CPU申請不可屏蔽中斷該中斷請求不能被CPU屏蔽，所以優(yōu)先級別高于INTR（可屏蔽中斷）主機與外設(shè)進行數(shù)據(jù)交換通常采用可屏蔽中斷不可屏蔽中斷通常用于處理掉電等系統(tǒng)故障26中斷請求和響應(yīng)引腳（續(xù)2）NMI（Non-Maskable總線請求和響應(yīng)引腳HOLD總線保持（即總線請求），輸入、高電平有效有效時，表示總線請求設(shè)備向CPU申請占有總線該信號從有效回到無效時，表示總線請求設(shè)備對總線的使用已經(jīng)結(jié)束，通知CPU收回對總線的控制權(quán)27總線請求和響應(yīng)引腳HOLD27總線請求和響應(yīng)引腳（續(xù)1）HLDA（HOLDAcknowledge）總線保持響應(yīng)（總線響應(yīng)），輸出、高電平有效有效表示CPU已響應(yīng)總線請求并已將總線釋放此時CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請求設(shè)備可以順利接管總線待到總線請求信號HOLD無效，總線響應(yīng)信號HLDA也轉(zhuǎn)為無效，CPU重新獲得總線控制權(quán)28總線請求和響應(yīng)引腳（續(xù)1）HLDA（HOLDAcknowl其它引腳RESET復(fù)位請求，輸入、高電平有效；該信號有效，CPU清除IP、DS、ES、SS、標志寄存器和指令隊列，置CS為0FFFFH；該信號結(jié)束后，CPU從存儲器的0FFFF0H地址開始讀取和執(zhí)行指令。系統(tǒng)加電或操作員在鍵盤上進行“RESET”操作時產(chǎn)生RESET信號。8086復(fù)位后CS＝0FFFFH、IP＝0000H，所以程序入口在物理地址（）。

0FFFF0H29其它引腳RESET8086復(fù)位后CS＝0FFFFH、IP＝0其它引腳（續(xù)1）CLK（Clock）時鐘輸入系統(tǒng)通過該引腳給CPU提供內(nèi)部定時信號時鐘信號占空比為1/3時是最佳狀態(tài)，即一個周期中1/3為高電平，2/3為低電平。最高頻率對8086為5MHz，對8086-2為8MHz，對8086-1為10MHz。8086的CLK信號由8284A時鐘發(fā)生器產(chǎn)生。30其它引腳（續(xù)1）CLK（Clock）308284A實際上不只是時鐘電路，它除了提供頻率恒定的時鐘信號外，還具有復(fù)位信號發(fā)生電路和準備好信號控制電路。復(fù)位信號發(fā)生電路產(chǎn)生系統(tǒng)復(fù)位信號RESET，準備好信號控制電路用于對存儲器或I/O接口產(chǎn)生的準備好信號READY進行同步。8284A的典型用法如下圖所示。其它引腳（續(xù)1）318284A實際上不只是時鐘電路，它除了提供頻率恒定的時鐘信號其它引腳（續(xù)1）32其它引腳（續(xù)1）32供給8284A的頻率源可來自脈沖發(fā)生器（接在EFI引腳上），也可來自振蕩器（接在X1和X2之間）。如果F/C接+5V,則由EFI輸入決定頻率；若F/C接地，便由振蕩器決定時鐘頻率。不管在哪種情況下，時鐘輸出CLK的頻率是輸入頻率的三分之一。其它引腳（續(xù)1）33供給8284A的頻率源可來自脈沖發(fā)生器（接在EFI引腳上），時鐘周期微處理器是在統(tǒng)一的時鐘信號CLK控制下，按節(jié)拍進行工作的。8086的時鐘頻率為5MHz。時鐘周期就是控制微處理器工作的時鐘信號的一個周期（200ns），它是CPU工作的最小節(jié)拍。其它引腳（續(xù)1）34時鐘周期其它引腳（續(xù)1）34總線周期CPU每執(zhí)行一條命令，至少要通過總線對存儲器訪問一次（取指令）。8086CPU通過總線對外部（存貯器或I/O接口）進行一次訪問所需的時間稱為一個總線周期。一個總線周期至少包括4個時鐘周期即T1，T2，T3和T4，處在這些基本時鐘周期中的總線狀態(tài)稱為T狀態(tài)。其它引腳（續(xù)1）35總線周期其它引腳（續(xù)1）35其它引腳（續(xù)2）Vcc電源輸入，向CPU提供＋5V±10%的電源電壓GND接地，向CPU提供參考地電平MN/MX（Minimum/Maximum）工作方式控制線，輸入接高電平時，8086引腳工作在最小工作方式；反之，8086工作在最大工作方式36其它引腳（續(xù)2）Vcc36其它引腳（續(xù)3）TEST測試，輸入、低電平有效當CPU執(zhí)行WAIT指令時，每隔5個時鐘周期對此引腳進行一次測試。若為高電平，CPU則繼續(xù)處于空轉(zhuǎn)狀態(tài)進行等待，直到引腳變?yōu)榈碗娖?，CPU才結(jié)束等待狀態(tài)，繼續(xù)執(zhí)行下一條指令。37其它引腳（續(xù)3）TEST37其它引腳（續(xù)4）BHE/S7

分時復(fù)用引腳，輸出、三態(tài)在總線周期的T1狀態(tài)輸出BHE，在總線周期的其它T狀態(tài)輸出S7。S7指示的狀態(tài)，目前還沒有定義。BHE表示數(shù)據(jù)線輸送的內(nèi)容，低電平有效。BHE為低電平時，表示使用高八位數(shù)據(jù)線；否則使用低八位數(shù)據(jù)線。BHE和地址總線的A0狀態(tài)組合在一起表示的功能如下表所示38其它引腳（續(xù)4）BHE/S738操作BHEA0使用的數(shù)據(jù)引腳讀或?qū)懪嫉刂返囊粋€字00AD15～AD0讀或?qū)懪嫉刂返囊粋€字節(jié)10AD7～AD0讀或?qū)懫娴刂返囊粋€字節(jié)01AD15～AD8讀或?qū)懫娴刂返囊粋€字0110AD15～AD8（第1個總線周期放低位數(shù)據(jù)字節(jié)）AD7～AD0（第2個總線周期放高位數(shù)據(jù)字節(jié)）其它引腳（續(xù)5）BHE和A0的不同組合狀態(tài)39操作BHEA0使用的數(shù)據(jù)引腳讀或?qū)懪嫉刂返囊粋€字0

從上圖可見，存儲器分為奇、偶兩個存儲體，偶存儲體與數(shù)據(jù)線D7-D0相連，奇存儲體與D15-D8相連，所以地址為奇數(shù)的只存放高8位的數(shù)據(jù)，而偶地址只存放低8位的數(shù)據(jù)，因此當存放一個16位的數(shù)據(jù)時，如果不遵從低8位放入偶地址體，高8位放入奇地址體的標準方式，則要花費2個總線周期才能完成，從而大大影響數(shù)據(jù)訪問的速度奇存儲體偶存儲體奇地址偶地址DB15-DB8DB7-DB0BHE其它引腳（續(xù)6）40從上圖可見，存儲器分為奇、偶兩個存儲體，偶存儲體與數(shù)“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號可以分成三類信號：16位數(shù)據(jù)線：D0～D1520位地址線：A0～A19控制線：MN/MX*、BHE*、DEN、DT/R*ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDATEST*、RESET、CLK、Vcc、GND有問題！41“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號41“引腳”提問提問之一：

CPU引腳是如何與外部連接的呢？

解答：總線形成提問之二：CPU引腳是如何相互配合，實現(xiàn)總線操作、控制系統(tǒng)工作的呢？解答：總線時序（第6.2節(jié)）42“引腳”提問提問之一：提問之二：426.1.3最小方式下的系統(tǒng)總線結(jié)構(gòu)（1）20位地址總線——采用3個三態(tài)透明鎖存器8282進行鎖存和驅(qū)動（2）16位數(shù)據(jù)總線——采用數(shù)據(jù)收發(fā)器8286進行驅(qū)動（3）系統(tǒng)控制信號——由8086引腳直接提供436.1.3最小方式下的系統(tǒng)總線結(jié)構(gòu)（1）20位地址總線——Intel8282具有三態(tài)輸出的TTL電平鎖存器STB電平鎖存引腳OE*輸出允許引腳每一位都是一個三態(tài)鎖存器，8個三態(tài)鎖存器的控制端連在一起44Intel8282具有三態(tài)輸出的每一位都是一個三態(tài)鎖存器，常用集成電路芯片74LS373具有三態(tài)輸出的TTL電平鎖存器LE電平鎖存引腳OE*輸出允許引腳74LS373與Intel8282功能一樣45常用集成電路芯片74LS373具有三態(tài)輸出的74LS373AD7~AD0A15~A8A19/S6~A16/S3+5V8088ALE8282STB系統(tǒng)總線信號A19~A16A15~A8A7~A0D7~D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*最小方式下的系統(tǒng)總線結(jié)構(gòu)（1）20位地址總線——采用3個三態(tài)透明鎖存器8282進行鎖存和驅(qū)動（2）8位數(shù)據(jù)總線——采用數(shù)據(jù)收發(fā)器8286進行驅(qū)動（3）系統(tǒng)控制信號——由8088引腳直接提供補充46AD7~AD0A15~A8A19/S6~A16/補充：三態(tài)門和D觸發(fā)器三態(tài)門和以D觸發(fā)器形成的鎖存器是微機接口電路中最常使用的兩類邏輯電路三態(tài)門的作用：功率放大、導通開關(guān)器件共用總線時，一般使用三態(tài)電路：需要使用總線的時候打開三態(tài)門；不使用的時候關(guān)閉三態(tài)門，使之處于高阻D觸發(fā)器的作用：信號保持，導通開關(guān)三態(tài)鎖存47補充：三態(tài)門和D觸發(fā)器三態(tài)門和以D觸發(fā)器形成的鎖存器是微機接三態(tài)緩沖器（三態(tài)門）T為低電平時：輸出為高阻抗（三態(tài)）T為高電平時：輸出為輸入的反相TAF表示反相或低電平有效TAFTAFTAF三態(tài)門具有單向?qū)ê腿龖B(tài)的特性48三態(tài)緩沖器（三態(tài)門）T為低電平時：TAF表示反相或低電平有效常用集成電路芯片74LS244

每一位都是一個三態(tài)門，每4個三態(tài)門的控制端連接在一起雙4位單向緩沖器分成4位的兩組每組的控制端連接在一起控制端低電平有效輸出與輸入同相49常用集成電路芯片74LS244每一位都是一個三態(tài)門，雙4雙向三態(tài)緩沖器ABTOE*OE*＝0，導通T＝1A→BT＝0A←BOE*＝1，不導通雙向三態(tài)門具有雙向?qū)ê腿龖B(tài)的特性50雙向三態(tài)緩沖器ABTOE*OE*＝0，導通雙向三態(tài)門具有雙向Intel8286OE*＝0，導通T＝1A→BT＝0A←BOE*＝1，不導通每一位都是一個雙向三態(tài)門，8位具有共同的控制端8位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相51Intel8286OE*＝0，導通每一位都是一個雙向三態(tài)門常用集成電路芯片74LS2458位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相E*＝0，導通DIR＝1A→BDIR＝0A←BE*＝1，不導通74LS245與Intel8286功能一樣52常用集成電路芯片74LS2458位雙向緩沖器E*＝0，導通D觸發(fā)器DQCQ電平鎖存DQCQ上升沿鎖存負脈沖的上升沿DQCQSR帶有異步置位清零的電平控制的鎖存器電平鎖存：高電平通過，低電平鎖存上升沿鎖存：通常用負脈沖觸發(fā)鎖存53D觸發(fā)器DQ電平鎖存DQ上升沿鎖存負脈沖常用集成電路芯片74LS273具有異步清零的TTL上升沿鎖存器每一位都是一個D觸發(fā)器，8個D觸發(fā)器的控制端連接在一起54常用集成電路芯片74LS273具有異步清零的每一位都是一個三態(tài)緩沖鎖存器（三態(tài)鎖存器）TADQCB鎖存環(huán)節(jié)緩沖環(huán)節(jié)55三態(tài)緩沖鎖存器（三態(tài)鎖存器）TADQB鎖存環(huán)節(jié)緩沖6.1.4最大方式下的引腳定義當MN/MX引腳接地（MN/MX=0）時，8086CPU工作在最大工作方式此時，除24引腳到31引腳8個引腳外，其他引線與最小模式相同566.1.4最大方式下的引腳定義當MN/MX引腳接地（M最大方式下的引腳定義（續(xù)1）1、S2、S1、S0總線周期狀態(tài)信號，輸出，三態(tài)。這三個信號連接到總線控制器8288的輸入端，8288對它們譯碼后可以產(chǎn)生系統(tǒng)總線所需要的各種控制信號。三個信號的代碼組合以及對應(yīng)的操作見下表57最大方式下的引腳定義（續(xù)1）1、S2、S1、S057最大方式下的引腳定義（續(xù)2）S2S1S0

操作狀態(tài)8288產(chǎn)生的信號000001010011100101110111中斷響應(yīng)讀I/O端口寫I/O端口暫停取指令讀存儲器寫存儲器保留INTAIORCIOWC，AIOWC無MRDCMRDCMWTC，AMWC無58最大方式下的引腳定義（續(xù)2）S2S1S0操作最大方式下的引腳定義（續(xù)3）2、RQ/GT1、RQ/GT0

總線請求/總線響應(yīng)信號引腳。每一個引腳都具有雙向功能，既是總線請求輸入也是總線響應(yīng)輸出，但RQ/GT0比RQ/GT1具有更高的優(yōu)先權(quán)。這些引腳內(nèi)部都有上拉電阻，所以在未使用時可以懸空59最大方式下的引腳定義（續(xù)3）2、RQ/GT1、RQ/GT05最大方式下的引腳定義（續(xù)4）3、LOCK

總線封鎖信號輸出，低電平有效。該信號有效時，CPU封鎖總線，不允許其它的總線控制設(shè)備申請使用系統(tǒng)總線60最大方式下的引腳定義（續(xù)4）3、LOCK60最大方式下的引腳定義（續(xù)5）4、QS1、QS0

指令隊列狀態(tài)輸出。根據(jù)該狀態(tài)信號，從外部可以跟蹤CPU內(nèi)部的指令隊列。QS1、QS0的編碼如下表QS1QS0指令隊列狀態(tài)00110101無操作，隊列中指令未被取出從隊列中取出當前指令中的第一字節(jié)隊列空從隊列中取出指令的后續(xù)字節(jié)61最大方式下的引腳定義（續(xù)5）4、QS1、QS0QS1Q6.1.5最大方式的系統(tǒng)總線結(jié)構(gòu)Vcc8284RES#RDYREADYMN/MX#S0#S1#S2#CLKREADYRESET8086CPUBHE#BQ#/GT0#BQ#/GT1#INTRLOCK#A19-A16AD15-AD08288CLKS0#S1#S2#DENDT/R#ALEAMWC#AIOWC#INTA#MRDC#MWTC#IORC#IOWC#8282X3OE#T8286X3OE#DISTBBHE#

ADDRESSADDR./DATABHE#MEMORYI/0INTERFACEADDRSUBDATABUSINTRLOCK#D012626.1.5最大方式的系統(tǒng)總線結(jié)構(gòu)Vcc8284RES#R最大方式的系統(tǒng)總線結(jié)構(gòu)1263最大方式的系統(tǒng)總線結(jié)構(gòu)1263§6.28086的總線時序時序（Timing）是指信號高低電平（有效或無效）變化及相互間的時間順序關(guān)系CPU時序決定系統(tǒng)各部件間的同步和定時總線時序描述CPU引腳如何實現(xiàn)總線操作什么是總線操作？64§6.28086的總線時序時序（Timing）是指信號高8086的總線時序（續(xù)1）總線操作是指CPU通過總線對外的各種操作8086的總線操作主要有：存儲器讀、I/O讀操作存儲器寫、I/O寫操作中斷響應(yīng)操作總線請求及響應(yīng)操作CPU正在進行內(nèi)部操作、并不進行實際對外操作的空閑狀態(tài)T1描述總線操作的微處理器時序有三級指令周期→總線周期→時鐘周期什么是指令、總線和時鐘周期？658086的總線時序（續(xù)1）總線操作是指CPU通過總線對外的各8086的總線時序（續(xù)2）指令周期是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過程。若干總線周期組成一個指令周期總線周期是指CPU通過總線操作與外部（存儲器或I/O端口）進行一次數(shù)據(jù)交換的過程8086的基本總線周期需要4個時鐘周期4個時鐘周期編號為T1、T2、T3和T4總線周期中的時鐘周期也被稱作“T狀態(tài)”時鐘周期的時間長度就是時鐘頻率的倒數(shù)當需要延長總線周期時插入等待狀態(tài)TwCPU進行內(nèi)部操作，沒有對外操作時，其引腳就處于空閑狀態(tài)T1何時有總線周期？演示668086的總線時序（續(xù)2）指令周期是指一條指令經(jīng)取指、譯碼、8086的總線時序（續(xù)3）任何指令的取指階段都需要存儲器讀總線周期，讀取的內(nèi)容是指令代碼任何一條以存儲單元為源操作數(shù)的指令都將引起存儲器讀總線周期，任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期CPU響應(yīng)可屏蔽中斷時生成中斷響應(yīng)總線周期如何實現(xiàn)同步？678086的總線時序（續(xù)3）任何指令的取指階段都需要存儲器讀總8086的總線時序（續(xù)4）總線操作中如何實現(xiàn)時序同步是關(guān)鍵CPU總線周期采用同步時序：各部件都以系統(tǒng)時鐘信號為基準當相互不能配合時，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲器）CPU與外設(shè)接口常采用異步時序，它們通過應(yīng)答聯(lián)絡(luò)信號實現(xiàn)同步操作688086的總線時序（續(xù)4）總線操作中如何實現(xiàn)時序同步是關(guān)鍵66.2.1最小方式下的總線時序本節(jié)展開微處理器最基本的4種總線周期存儲器讀總線周期存儲器寫總線周期I/O讀總線周期I/O寫總線周期696.2.1最小方式下的總線時序本節(jié)展開微處理器最基本的4種CLKT4T3T2T1BHES7Addr.,BHE輸出Status輸出Addr.輸出DATA輸入AD15-AD0ALEM/IORDDT/RDEN8086讀總線周期基本定時一個總線周期A19/S6-A16/S38086最小方式下讀總線周期低為I/O讀，高為存儲器讀70CLKT4T3T2T1BHES7Addr.,BHE輸出StaCLKT4T3T2T1BHES7Addr.,BHE輸出Status輸出Addr.輸出DATA輸出AD15-AD0ALEM/IOWRDT/RDEN8086寫總線周期基本定時一個總線周期A19/S6-A16/S38086最小方式下寫總線周期低為I/O寫，高為存儲器寫71CLKT4T3T2T1BHES7Addr.,BHE輸出Sta等待狀態(tài)Tw同步時序通過插入等待狀態(tài)，來使速度差別較大的兩部分保持同步在讀寫總線周期中，判斷是否插入Tw1.在T3的前沿檢測READY引腳是否有效2.如果READY無效，在T3和它T4之間插入一個等效于T3的Tw，在每個Tw狀態(tài)開始，都要測試READY線，如果READY無效，就插入一個TW3.如果READY有效，執(zhí)行完該T狀態(tài)，進入T4狀態(tài)72等待狀態(tài)Tw同步時序通過插入等待狀態(tài)，來使速度差別較大的兩部等待狀態(tài)T1T2T3TwTwTwT4CLKREADY前沿檢測73等待狀態(tài)T1T2T3TwTw8086中斷系統(tǒng)8086微處理器具有處理256種中斷的能力。每個中斷分配給一個中斷類型碼，在0～255之間，用一字節(jié)表示，也稱為256種類型中斷。256種類型中斷分為硬件中斷和軟件中斷。硬件中斷：外部硬件電路產(chǎn)生的中斷。軟件中斷：8086操作過程中發(fā)生異常事件或執(zhí)行中斷指令I(lǐng)NTn。748086中斷系統(tǒng)8086微處理器具有處理256種中斷的能力。指令/CPU啟動的軟件中斷（內(nèi)部）硬件中斷（外部）INTn指令中斷邏輯斷點中斷溢出中斷單步中斷除數(shù)為0中斷（3）（4）（1）（0）非屏蔽中斷請求（2）中斷控制器8259A可屏蔽中斷請求NMIINTR8086中斷分類圖INTOINT3OF=1TF=175指令/CPU軟件中斷（內(nèi)部）硬件中斷（外部）INTn最小方式中斷響應(yīng)周期T1T2T3T4T1T1T1T1T2T3T4ALEINTAAD7~AD0中斷類型號空閑狀態(tài)76最小方式中斷響應(yīng)周期T1T2T3T4T1T1T1T1T2T3最小方式系統(tǒng)中的總線請求和授予時序T4或T1CLKHOLDHLDA77最小方式系統(tǒng)中的總線請求和授予時序T4或T1CLKHOLDH動態(tài)演示78動態(tài)演示78CLKT4T3T2T1.AD15-AD0ALEMRDC或IORCDT/RDEN一個總線周期8086最大方式系統(tǒng)讀總線周期Addr輸出DATA輸入BHES7.Status輸出A19/S6-A16/S3BHE，A19-A16S2~S079CLKT4T3T2T1.AD15-AD0ALEMRDC或IOCLKT4T3T2T1BHES7.Status輸出Addr.輸出DATA輸入AD15-AD0ALEAMWC或AIOWCDEN一個總線周期A19/S6-A16/S38086最大方式系統(tǒng)寫總線周期AMTC或IOWCBHE，A19-A16S2~S080CLKT4T3T2T1BHES7.Status輸出AddT1第一個中斷響應(yīng)總線周期第二個中斷響應(yīng)總線周期T2T3T4T1T2T3T4CLKALEAD7~AD08086最大方式下中斷響應(yīng)時序TYPELOCKINTA81T1第一個中斷響應(yīng)總線周期第二個中斷響應(yīng)總線周期T2T3T4最大方式總線請求和總線授予時序T4或T1CLKRQ/GT主設(shè)備請求總線存取CPU將總線授予主設(shè)備主設(shè)備釋放總線82最大方式總線請求和總線授予時序T4或T1CLKRQ/GT主設(shè)小結(jié)評價微機系統(tǒng)性能時，運行速度是重要的性能指標。微機的運行包括CPU的內(nèi)部操作和總線操作，所有新型微機系統(tǒng)的研制開發(fā)，都會在CPU內(nèi)部操作和總線操作進行創(chuàng)新，以獲得速度指標的改善。高檔微處理器的許多新技術(shù)支持內(nèi)部操作與總線操作并行，而總線操作受存儲器和外部設(shè)備運行速度低的限制，所以總線操作速度的快慢成為整個系統(tǒng)速度指標的決定因素。8086CPU組成的系統(tǒng)時鐘頻率為5MHz，以最大1.25百萬次每秒的速率讀或?qū)憯?shù)據(jù)。83小結(jié)評價微機系統(tǒng)性能時，運行速度是重要的性能指標。微機的運行小結(jié)隨著技術(shù)的發(fā)展，高檔微處理器的時鐘頻率不斷提高，達到33MHz、66MHz、100MHz、133MHz、400MHz，甚至至今高達800MHz。在購買微機系統(tǒng)時，應(yīng)該詢問CPU的主頻頻率是多少。許多微處理器把總線周期分為2個時鐘周期，加大系統(tǒng)總線中數(shù)據(jù)總線寬度(如擴展為64位)，每次讀寫地址連續(xù)的8個字節(jié)，減少了更換地址的時間，大大提高了平均的總線操作速度。84小結(jié)隨著技術(shù)的發(fā)展，高檔微處理器的時鐘頻率不斷提高，達到33作業(yè)試簡述8086CPUALE、DEN、DT/R、WR、RD、M/IO、RESET、MN/MX、HOLD、INTR等引腳信號的功能？名詞解釋：等待周期空閑狀態(tài)8086CPU最大(最小)工作方式總線周期T狀態(tài)

說明8086CPU的最小方式和最大方式的特點。畫出典型的總線周期時序圖，要求體現(xiàn)等待周期和空閑狀態(tài)，并說明總線周期、等待周期和空閑狀態(tài)之間的關(guān)系。

85作業(yè)試簡述8086CPUALE、DEN、DT/R、WR、R習題1、當8086CPU的引腳BHE和A0同時為1時，表示____；A傳送偶地址1個字節(jié)B傳送奇地址1個字節(jié)C奇偶兩個字節(jié)同時傳送D無操作2、8086CPU的中斷響應(yīng)周期需要____個總線周期。A1

B2

C3

D4DB86習題1、當8086CPU的引腳BHE和A0同時為1時，表示_習題3、若READY為低電平，此時CPU執(zhí)行哪一個周期？____；

AT3周期B等待的時鐘周期TW

CT4周期DT1周期4、總線是微處理器、內(nèi)存儲器和I/O接口之間相互交換信息的公共通路，總線中的控制總線是____的信息通路； A微處理器向內(nèi)存儲器傳送的命令信號 B微處理器向I/O接口傳送的命令信號 C外界向微處理器傳送的狀態(tài)信號 D上述三種信號BD87習題3、若READY為低電平，此時CPU執(zhí)行哪一個周期？__習題8086微處理器有兩種工作方式：______和______

，其中適用于多處理器系統(tǒng)的是______。8086CPU最小方式系統(tǒng)讀總線周期中，考慮到CPU和慢速接口之間傳遞的情況，通常會加入附加時鐘周期____，并將其插入到____狀態(tài)之后?？偩€控制邏輯指的是

和______之間的接口邏輯電路。最大方式最小方式最大方式TwT3微處理器級總線系統(tǒng)總線88習題8086微處理器有兩種工作方式：______和___第4章：周期介紹89第4章：周期介紹89總線周期中各T狀態(tài)的內(nèi)容：T1狀態(tài)時：利用地址／數(shù)據(jù)復(fù)用總線AD19～AD0傳送20位物理地址。T2狀態(tài)時：利用地址／數(shù)據(jù)復(fù)用總線AD15～AD0呈現(xiàn)高阻態(tài)，高4位S3～S6傳送狀態(tài)。T3狀態(tài)時：利用地址／數(shù)據(jù)復(fù)用總線AD15～AD0傳送數(shù)據(jù)，高4位S3～S6傳送狀態(tài)保持不變。90總線周期中各T狀態(tài)的內(nèi)容：T1狀態(tài)時：90T4狀態(tài)時：結(jié)束狀態(tài)，各種信號撤去。TW狀態(tài)時：考慮到CPU和慢速存儲器或I/O接口之間傳送的實際情況，為了協(xié)調(diào)它們之間的工作，8086具有在總線周期的T3和T4之間插入若干附加時鐘周期的功能，這些周期就被稱為等待周期TW?？臻e狀態(tài)：在兩個總線周期之間，可能出現(xiàn)一些沒有BIU活動的時鐘周期T1，處于這種狀態(tài)的時鐘周期被稱為空閑狀態(tài)。阿91T4狀態(tài)時：阿91第6章8086的總線結(jié)構(gòu)和時序本章要點掌握8086CPU的引腳信號的含義。理解兩種工作方式下地址總線、數(shù)據(jù)總線、控制總線，并構(gòu)成最小方式和最大方式系統(tǒng)。掌握總線周期概念以及系統(tǒng)的讀/寫時序、中斷響應(yīng)時序等，為后續(xù)章節(jié)存儲器電路設(shè)計以及I/O接口電路設(shè)計打下良好的基礎(chǔ)。92第6章8086的總線結(jié)構(gòu)和時序本章要點1本章問題的引出第三章我們介紹微處理器的結(jié)構(gòu)時已經(jīng)說明，微處理器的外部結(jié)構(gòu)表現(xiàn)為數(shù)量有限的輸入輸出引腳，這些引腳構(gòu)成了微處理器級總線。而微處理器級總線帶負載的能力弱，加之部分引腳采用復(fù)用引腳，所以在微機系統(tǒng)設(shè)計時，不能直接與存儲器、I/O接口連接。93本章問題的引出第三章我們介紹微處理器的結(jié)構(gòu)時已經(jīng)說明，微處理本章問題的引出微處理器必須通過微處理器級總線和其它邏輯電路連接組成主機板系統(tǒng)，形成系統(tǒng)級總線，簡稱系統(tǒng)總線。存儲器和I/O設(shè)備通過接口電路連接在系統(tǒng)總線上。本章討論單總線系統(tǒng)，下圖示出了8086為基礎(chǔ)的系統(tǒng)中系統(tǒng)總線的典型結(jié)構(gòu)。94本章問題的引出微處理器必須通過微處理器級總線和其它邏輯電路連本章問題的引出95本章問題的引出4本章問題的引出微處理器級總線和系統(tǒng)級總線之間的接口邏輯電路稱為總線控制邏輯。總線控制邏輯中的驅(qū)動器和接收器是為了提高總線的驅(qū)動電流的能力和承受電容負載的能力。96本章問題的引出微處理器級總線和系統(tǒng)級總線之間的接口邏輯電路稱本章問題的引出在8086系統(tǒng)中，由于CPU采用分時復(fù)用的地址/數(shù)據(jù)總線，而在執(zhí)行對存儲器讀寫或?qū)/O設(shè)備輸入輸出的總線周期中，要求地址信息一直保持有效。因此總線控制邏輯還必須完成對分時復(fù)用的地址/數(shù)據(jù)總線中地址信息的鎖存，以實現(xiàn)地址總線和數(shù)據(jù)總線的分離。97本章問題的引出在8086系統(tǒng)中，由于CPU采用分時復(fù)用的地址本章問題的引出若系統(tǒng)中包括中斷優(yōu)先級管理時，總線控制邏輯還應(yīng)包括中斷優(yōu)先級管理邏輯，以實現(xiàn)系統(tǒng)中斷的管理。（系統(tǒng)中斷的管理用可編程中斷控制器8259芯片實現(xiàn)。這部分內(nèi)容在后面章介紹）如果CPU以外的系統(tǒng)部件可以控制系統(tǒng)總線時，那么要求所有的地址總線和數(shù)據(jù)總線以及大多數(shù)控制總線必須能夠在邏輯上與CPU或總線控制邏輯有效地脫開。（即總線請求與授予）98本章問題的引出若系統(tǒng)中包括中斷優(yōu)先級管理時，總線控制邏輯還應(yīng)本章問題的引出解決以上問題，必須了解8086CPU的引腳功能。本章主要介紹8086CPU的各引腳功能，在介紹的基礎(chǔ)上，引出8086最小方式系統(tǒng)和最大方式系統(tǒng)中系統(tǒng)總線的結(jié)構(gòu)和時序，這是組成微機系統(tǒng)和進行系統(tǒng)硬件開發(fā)的基礎(chǔ)。99本章問題的引出解決以上問題，必須了解8086CPU的引腳功能§6.18086的微處理器級總線和系統(tǒng)總線微處理器外部特性表現(xiàn)在其引腳信號上，學習時請?zhí)貏e關(guān)注以下幾個方面：指引腳信號的定義、作用；通常采用英文單詞或其縮寫表示信號從芯片向外輸出，還是從外部輸入芯片，或者是雙向的起作用的邏輯電平高、低電平有效上升、下降邊沿有效輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài)⑶有效電平⑷三態(tài)能力⑵信號的流向⑴引腳的功能100§6.18086的微處理器級總線和系統(tǒng)總線微處理器外部特6.1.18086的兩種工作方式最小方式構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)，適合單處理器組成的小系統(tǒng)。8086直接產(chǎn)生存貯器或I/O讀寫的讀寫命令等控制信號。最大方式適合用于實現(xiàn)多處理器系統(tǒng)，如接入數(shù)值協(xié)處理器80878086CPU不直接提供用于存貯器或I/O讀寫的讀寫命令等控制信號，而是將當前要執(zhí)行的傳送操作類型編碼為三個狀態(tài)位（S2,S1,S0）輸出，由外部的總線控制器8288對狀態(tài)信號進行譯碼產(chǎn)生相應(yīng)信號。1016.1.18086的兩種工作方式最小方式108086的兩種工作方式（1）兩種方式利用MN/MX引腳區(qū)別兩種方式下的內(nèi)部操作并沒有區(qū)別IBMPC/XT采用最大方式本書以最小方式展開基本原理通常在信號名稱加上劃線（如：MX）表示低電平有效1028086的兩種工作方式（1）兩種方式利用MN/MX引腳區(qū)別通8086引腳圖8086CPU具有40條引腳，采用雙列直插式封裝為了減少芯片的引腳，8086的許多引腳具有雙重定義和功能，采用分時復(fù)用方式工作，即在不同時刻，這些引腳上的信號是不相同的8086的最大和最小兩種工作模式可以通過引腳選擇（MN/MX）1038086引腳圖8086CPU具有40條引腳，采用雙列直插式8086引腳功能引腳構(gòu)成了微處理器級總線，引腳功能也就是微處理器級總線的功能。8086CPU的40條引腳中，引腳1和引腳20（GND）為接地端；引腳40(VCC)為電源輸入端，采用的電源電壓為+5V。引腳19(CLK)為時鐘信號輸入端。其余36個引腳按其功能來分，地址/數(shù)據(jù)分時復(fù)用總線占用20個引腳，控制總線占16個引腳。1048086引腳功能引腳構(gòu)成了微處理器級總線，引腳功能也就是微處6.1.2最小方式下的引腳定義分類學習這40個引腳（總線）信號數(shù)據(jù)和地址引腳讀寫控制引腳中斷請求和響應(yīng)引腳總線請求和響應(yīng)引腳其它引腳1056.1.2最小方式下的引腳定義分類學習這40個引腳（總線）數(shù)據(jù)和地址引腳AD15~AD0（Address/Data）地址/數(shù)據(jù)分時復(fù)用引腳，雙向、三態(tài)在訪問存儲器或外設(shè)的總線操作周期中，這些引腳在第一個時鐘周期（T1）輸出存儲器或I/O端口的16位地址A15~A0其它T狀態(tài)用于傳送16位數(shù)據(jù)D15~D0106數(shù)據(jù)和地址引腳AD15~AD0（Address/Da數(shù)據(jù)和地址引腳（續(xù)1）A19/S6~A16/S3（Address/Status）地址/狀態(tài)分時復(fù)用引腳，輸出、三態(tài)這些引腳在訪問存儲器的第一個時鐘周期（T1）輸出高4位地址A19~A16在訪問外設(shè)的第一個時鐘周期（T1）全部輸出低電平無效在總線周期的其它T狀態(tài)，輸出狀態(tài)信號S6~S3這些狀態(tài)中，S6恒等于0，S5指示中斷允許標志位IF的狀態(tài)，S4，S3的組合指示CPU當前正在使用的段寄存器107數(shù)據(jù)和地址引腳（續(xù)1）A19/S6~A16/S3（AddS4S3

段寄存器00ES01SS10CS(或I/O，中斷響應(yīng))11DS數(shù)據(jù)和地址引腳（續(xù)2）備注：其中S4S3=10表示對存貯器訪問時段寄存器為CS，或者表示對I/O端口進行訪問以及在中斷響應(yīng)的總線周期中讀取中斷類型號（這兩種情況下不用段寄存器）。108S4S3段寄存器00ES01SS10CS(或I/O，中斷響讀寫控制引腳ALE（AddressLatchEnable）地址鎖存允許，輸出、三態(tài)、高電平有效ALE引腳高有效時，表示復(fù)用引腳：AD7~AD0和A19/S6~A16/S3正在傳送地址信息由于地址信息在這些復(fù)用引腳上出現(xiàn)的時間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來109讀寫控制引腳ALE（AddressLatchEnable讀寫控制引腳（續(xù)1）M/IO（Memory/InputandOutput）存儲器或I/O訪問，輸出、三態(tài)該引腳輸出低電平時，表示CPU將訪問I/O端口，這時地址總線A15~A0提供16位I/O端口地址該引腳輸出高電平時，表示CPU將訪問存儲器，這時地址總線A19~A0提供20位存儲器地址110讀寫控制引腳（續(xù)1）M/IO（Memory/Inputa讀寫控制引腳（續(xù)2）WR（Write）寫控制，輸出、三態(tài)、低電平有效有效時，表示CPU正在寫出數(shù)據(jù)給存儲器或I/O端口RD（Read）讀控制，輸出、三態(tài)、低電平有效有效時，表示CPU正在從存儲器或I/O端口讀入數(shù)據(jù)111讀寫控制引腳（續(xù)2）WR（Write）20讀寫控制引腳（續(xù)3）M/IO、WR和RD是最基本的控制信號組合后，控制4種基本的總線周期總線周期M/IOWRRD存儲器讀高高低存儲器寫高低高I/O讀低高低I/O寫低低高112讀寫控制引腳（續(xù)3）M/IO、WR和RD是最基本的控制信號總讀寫控制引腳（續(xù)4）READY存儲器或I/O端口就緒，輸入、高電平有效，它是由被訪問的存儲器或I/O設(shè)備發(fā)出的響應(yīng)信號，當其有效時，表示存儲器或I/O設(shè)備已準備好，CPU可以進行數(shù)據(jù)傳送總線操作周期中，CPU會在T3周期測試該引腳如果測到高有效，CPU直接進入下一步如果測到無效，CPU將插入等待周期Tw等待周期中仍然要監(jiān)測READY信號，確定是否繼續(xù)插入等待周期113讀寫控制引腳（續(xù)4）READY22讀寫控制引腳（續(xù)5）DEN（DataEnable）數(shù)據(jù)允許，輸出、三態(tài)、低電平有效有效時，表示當前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用它來控制對數(shù)據(jù)總線的驅(qū)動DT/R（DataTransmit/Receive）數(shù)據(jù)發(fā)送/接收，輸出、三態(tài)該信號表明當前總線上數(shù)據(jù)的流向高電平時數(shù)據(jù)自CPU輸出（發(fā)送）低電平時數(shù)據(jù)輸入CPU（接收）114讀寫控制引腳（續(xù)5）DEN（DataEnable）23中斷請求和響應(yīng)引腳INTR（InterruptRequest）可屏蔽中斷請求，輸入、高電平有效有效時，表示請求設(shè)備向CPU申請可屏蔽中斷該中斷請求是否響應(yīng)受控于IF（中斷允許標志）、可以被屏蔽掉115中斷請求和響應(yīng)引腳INTR（InterruptReques中斷請求和響應(yīng)引腳（續(xù)1）INTA（InterruptAcknowledge）可屏蔽中斷響應(yīng)，輸出、低電平有效有效時，表示來自INTR引腳的中斷請求已被CPU響應(yīng)，CPU進入中斷響應(yīng)周期116中斷請求和響應(yīng)引腳（續(xù)1）INTA（InterruptAc中斷請求和響應(yīng)引腳（續(xù)2）NMI（Non-MaskableInterrupt）不可屏蔽中斷請求，輸入、上升沿有效有效表示外界向CPU申請不可屏蔽中斷該中斷請求不能被CPU屏蔽，所以優(yōu)先級別高于INTR（可屏蔽中斷）主機與外設(shè)進行數(shù)據(jù)交換通常采用可屏蔽中斷不可屏蔽中斷通常用于處理掉電等系統(tǒng)故障117中斷請求和響應(yīng)引腳（續(xù)2）NMI（Non-Maskable總線請求和響應(yīng)引腳HOLD總線保持（即總線請求），輸入、高電平有效有效時，表示總線請求設(shè)備向CPU申請占有總線該信號從有效回到無效時，表示總線請求設(shè)備對總線的使用已經(jīng)結(jié)束，通知CPU收回對總線的控制權(quán)118總線請求和響應(yīng)引腳HOLD27總線請求和響應(yīng)引腳（續(xù)1）HLDA（HOLDAcknowledge）總線保持響應(yīng)（總線響應(yīng)），輸出、高電平有效有效表示CPU已響應(yīng)總線請求并已將總線釋放此時CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請求設(shè)備可以順利接管總線待到總線請求信號HOLD無效，總線響應(yīng)信號HLDA也轉(zhuǎn)為無效，CPU重新獲得總線控制權(quán)119總線請求和響應(yīng)引腳（續(xù)1）HLDA（HOLDAcknowl其它引腳RESET復(fù)位請求，輸入、高電平有效；該信號有效，CPU清除IP、DS、ES、SS、標志寄存器和指令隊列，置CS為0FFFFH；該信號結(jié)束后，CPU從存儲器的0FFFF0H地址開始讀取和執(zhí)行指令。系統(tǒng)加電或操作員在鍵盤上進行“RESET”操作時產(chǎn)生RESET信號。8086復(fù)位后CS＝0FFFFH、IP＝0000H，所以程序入口在物理地址（）。

0FFFF0H120其它引腳RESET8086復(fù)位后CS＝0FFFFH、IP＝0其它引腳（續(xù)1）CLK（Clock）時鐘輸入系統(tǒng)通過該引腳給CPU提供內(nèi)部定時信號時鐘信號占空比為1/3時是最佳狀態(tài)，即一個周期中1/3為高電平，2/3為低電平。最高頻率對8086為5MHz，對8086-2為8MHz，對8086-1為10MHz。8086的CLK信號由8284A時鐘發(fā)生器產(chǎn)生。121其它引腳（續(xù)1）CLK（Clock）308284A實際上不只是時鐘電路，它除了提供頻率恒定的時鐘信號外，還具有復(fù)位信號發(fā)生電路和準備好信號控制電路。復(fù)位信號發(fā)生電路產(chǎn)生系統(tǒng)復(fù)位信號RESET，準備好信號控制電路用于對存儲器或I/O接口產(chǎn)生的準備好信號READY進行同步。8284A的典型用法如下圖所示。其它引腳（續(xù)1）1228284A實際上不只是時鐘電路，它除了提供頻率恒定的時鐘信號其它引腳（續(xù)1）123其它引腳（續(xù)1）32供給8284A的頻率源可來自脈沖發(fā)生器（接在EFI引腳上），也可來自振蕩器（接在X1和X2之間）。如果F/C接+5V,則由EFI輸入決定頻率；若F/C接地，便由振蕩器決定時鐘頻率。不管在哪種情況下，時鐘輸出CLK的頻率是輸入頻率的三分之一。其它引腳（續(xù)1）124供給8284A的頻率源可來自脈沖發(fā)生器（接在EFI引腳上），時鐘周期微處理器是在統(tǒng)一的時鐘信號CLK控制下，按節(jié)拍進行工作的。8086的時鐘頻率為5MHz。時鐘周期就是控制微處理器工作的時鐘信號的一個周期（200ns），它是CPU工作的最小節(jié)拍。其它引腳（續(xù)1）125時鐘周期其它引腳（續(xù)1）34總線周期CPU每執(zhí)行一條命令，至少要通過總線對存儲器訪問一次（取指令）。8086CPU通過總線對外部（存貯器或I/O接口）進行一次訪問所需的時間稱為一個總線周期。一個總線周期至少包括4個時鐘周期即T1，T2，T3和T4，處在這些基本時鐘周期中的總線狀態(tài)稱為T狀態(tài)。其它引腳（續(xù)1）126總線周期其它引腳（續(xù)1）35其它引腳（續(xù)2）Vcc電源輸入，向CPU提供＋5V±10%的電源電壓GND接地，向CPU提供參考地電平MN/MX（Minimum/Maximum）工作方式控制線，輸入接高電平時，8086引腳工作在最小工作方式；反之，8086工作在最大工作方式127其它引腳（續(xù)2）Vcc36其它引腳（續(xù)3）TEST測試，輸入、低電平有效當CPU執(zhí)行WAIT指令時，每隔5個時鐘周期對此引腳進行一次測試。若為高電平，CPU則繼續(xù)處于空轉(zhuǎn)狀態(tài)進行等待，直到引腳變?yōu)榈碗娖?，CPU才結(jié)束等待狀態(tài)，繼續(xù)執(zhí)行下一條指令。128其它引腳（續(xù)3）TEST37其它引腳（續(xù)4）BHE/S7

分時復(fù)用引腳，輸出、三態(tài)在總線周期的T1狀態(tài)輸出BHE，在總線周期的其它T狀態(tài)輸出S7。S7指示的狀態(tài)，目前還沒有定義。BHE表示數(shù)據(jù)線輸送的內(nèi)容，低電平有效。BHE為低電平時，表示使用高八位數(shù)據(jù)線；否則使用低八位數(shù)據(jù)線。BHE和地址總線的A0狀態(tài)組合在一起表示的功能如下表所示129其它引腳（續(xù)4）BHE/S738操作BHEA0使用的數(shù)據(jù)引腳讀或?qū)懪嫉刂返囊粋€字00AD15～AD0讀或?qū)懪嫉刂返囊粋€字節(jié)10AD7～AD0讀或?qū)懫娴刂返囊粋€字節(jié)01AD15～AD8讀或?qū)懫娴刂返囊粋€字0110AD15～AD8（第1個總線周期放低位數(shù)據(jù)字節(jié)）AD7～AD0（第2個總線周期放高位數(shù)據(jù)字節(jié)）其它引腳（續(xù)5）BHE和A0的不同組合狀態(tài)130操作BHEA0使用的數(shù)據(jù)引腳讀或?qū)懪嫉刂返囊粋€字0

從上圖可見，存儲器分為奇、偶兩個存儲體，偶存儲體與數(shù)據(jù)線D7-D0相連，奇存儲體與D15-D8相連，所以地址為奇數(shù)的只存放高8位的數(shù)據(jù)，而偶地址只存放低8位的數(shù)據(jù)，因此當存放一個16位的數(shù)據(jù)時，如果不遵從低8位放入偶地址體，高8位放入奇地址體的標準方式，則要花費2個總線周期才能完成，從而大大影響數(shù)據(jù)訪問的速度奇存儲體偶存儲體奇地址偶地址DB15-DB8DB7-DB0BHE其它引腳（續(xù)6）131從上圖可見，存儲器分為奇、偶兩個存儲體，偶存儲體與數(shù)“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號可以分成三類信號：16位數(shù)據(jù)線：D0～D1520位地址線：A0～A19控制線：MN/MX*、BHE*、DEN、DT/R*ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDATEST*、RESET、CLK、Vcc、GND有問題！132“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號41“引腳”提問提問之一：

CPU引腳是如何與外部連接的呢？

解答：總線形成提問之二：CPU引腳是如何相互配合，實現(xiàn)總線操作、控制系統(tǒng)工作的呢？解答：總線時序（第6.2節(jié)）133“引腳”提問提問之一：提問之二：426.1.3最小方式下的系統(tǒng)總線結(jié)構(gòu)（1）20位地址總線——采用3個三態(tài)透明鎖存器8282進行鎖存和驅(qū)動（2）16位數(shù)據(jù)總線——采用數(shù)據(jù)收發(fā)器8286進行驅(qū)動（3）系統(tǒng)控制信號——由8086引腳直接提供1346.1.3最小方式下的系統(tǒng)總線結(jié)構(gòu)（1）20位地址總線——Intel8282具有三態(tài)輸出的TTL電平鎖存器STB電平鎖存引腳OE*輸出允許引腳每一位都是一個三態(tài)鎖存器，8個三態(tài)鎖存器的控制端連在一起135Intel8282具有三態(tài)輸出的每一位都是一個三態(tài)鎖存器，常用集成電路芯片74LS373具有三態(tài)輸出的TTL電平鎖存器LE電平鎖存引腳OE*輸出允許引腳74LS373與Intel8282功能一樣136常用集成電路芯片74LS373具有三態(tài)輸出的74LS373AD7~AD0A15~A8A19/S6~A16/S3+5V8088ALE8282STB系統(tǒng)總線信號A19~A16A15~A8A7~A0D7~D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*最小方式下的系統(tǒng)總線結(jié)構(gòu)（1）20位地址總線——采用3個三態(tài)透明鎖存器8282進行鎖存和驅(qū)動（2）8位數(shù)據(jù)總線——采用數(shù)據(jù)收發(fā)器8286進行驅(qū)動（3）系統(tǒng)控制信號——由8088引腳直接提供補充137AD7~AD0A15~A8A19/S6~A16/補充：三態(tài)門和D觸發(fā)器三態(tài)門和以D觸發(fā)器形成的鎖存器是微機接口電路中最常使用的兩類邏輯電路三態(tài)門的作用：功率放大、導通開關(guān)器件共用總線時，一般使用三態(tài)電路：需要使用總線的時候打開三態(tài)門；不使用的時候關(guān)閉三態(tài)門，使之處于高阻D觸發(fā)器的作用：信號保持，導通開關(guān)三態(tài)鎖存138補充：三態(tài)門和D觸發(fā)器三態(tài)門和以D觸發(fā)器形成的鎖存器是微機接三態(tài)緩沖器（三態(tài)門）T為低電平時：輸出為高阻抗（三態(tài)）T為高電平時：輸出為輸入的反相TAF表示反相或低電平有效TAFTAFTAF三態(tài)門具有單向?qū)ê腿龖B(tài)的特性139三態(tài)緩沖器（三態(tài)門）T為低電平時：TAF表示反相或低電平有效常用集成電路芯片74LS244

每一位都是一個三態(tài)門，每4個三態(tài)門的控制端連接在一起雙4位單向緩沖器分成4位的兩組每組的控制端連接在一起控制端低電平有效輸出與輸入同相140常用集成電路芯片74LS244每一位都是一個三態(tài)門，雙4雙向三態(tài)緩沖器ABTOE*OE*＝0，導通T＝1A→BT＝0A←BOE*＝1，不導通雙向三態(tài)門具有雙向?qū)ê腿龖B(tài)的特性141雙向三態(tài)緩沖器ABTOE*OE*＝0，導通雙向三態(tài)門具有雙向Intel8286OE*＝0，導通T＝1A→BT＝0A←BOE*＝1，不導通每一位都是一個雙向三態(tài)門，8位具有共同的控制端8位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相142Intel8286OE*＝0，導通每一位都是一個雙向三態(tài)門常用集成電路芯片74LS2458位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相E*＝0，導通DIR＝1A→BDIR＝0A←BE*＝1，不導通74LS245與Intel8286功能一樣143常用集成電路芯片74LS2458位雙向緩沖器E*＝0，導通D觸發(fā)器DQCQ電平鎖存DQCQ上升沿鎖存負脈沖的上升沿DQCQSR帶有異步置位清零的電平控制的鎖存器電平鎖存：高電平通過，低電平鎖存上升沿鎖存：通常用負脈沖觸發(fā)鎖存144D觸發(fā)器DQ電平鎖存DQ上升沿鎖存負脈沖常用集成電路芯片74LS273具有異步清零的TTL上升沿鎖存器每一位都是一個D觸發(fā)器，8個D觸發(fā)器的控制端連接在一起145常用集成電路芯片74LS273具有異步清零的每一位都是一個三態(tài)緩沖鎖存器（三態(tài)鎖存器）TADQCB鎖存環(huán)節(jié)緩沖環(huán)節(jié)146三態(tài)緩沖鎖存器（三態(tài)鎖存器）TADQB鎖存環(huán)節(jié)緩沖6.1.4最大方式下的引腳定義當MN/MX引腳接地（MN/MX=0）時，8086CPU工作在最大工作方式此時，除24引腳到31引腳8個引腳外，其他引線與最小模式相同1476.1.4最大方式下的引腳定義當MN/MX引腳接地（M最大方式下的引腳定義（續(xù)1）1、S2、S1、S0總線周期狀態(tài)信號，輸出，三態(tài)。這三個信號連接到總線控制器8288的輸入端，8288對它們譯碼后可以產(chǎn)生系統(tǒng)總線所需要的各種控制信號。三個信號的代碼組合以及對應(yīng)的操作見下表148最大方式下的引腳定義（續(xù)1）1、S2、S1、S057最大方式下的引腳定義（續(xù)2）S2S1S0

操作狀態(tài)8288產(chǎn)生的信號000001010011100101110111中斷響應(yīng)讀I/O端口寫I/O端口暫停取指令讀存儲器寫存儲器保留INTAIORCIOWC，AIOWC無MRDCMRDCMWTC，AMWC無149最大方式下的引腳定義（續(xù)2）S2S1S0操作最大方式下的引腳定義（續(xù)3）2、RQ/GT1、RQ/GT0

總線請求/總線響應(yīng)信號引腳。每一個引腳都具有雙向功能，既是總線請求輸入也是總線響應(yīng)輸出，但RQ/GT0比RQ/GT1具有更高的優(yōu)先權(quán)。這些引腳內(nèi)部都有上拉電阻，所以在未使用時可以懸空150最大方式下的引腳定義（續(xù)3）2、RQ/GT1、RQ/GT05最大方式下的引腳定義（續(xù)4）3、LOCK

總線封鎖信號輸出，低電平有效。該信號有效時，CPU封鎖總線，不允許其它的總線控制設(shè)備申請使用系統(tǒng)總線151最大方式下的引腳定義（續(xù)4）3、LOCK60最大方式下的引腳定義（續(xù)5）4、QS1、QS0

指令隊列狀態(tài)輸出。根據(jù)該狀態(tài)信號，從外部可以跟蹤CPU內(nèi)部的指令隊列。QS1、QS0的編碼如下表QS1QS0指令隊列狀態(tài)00110101無操作，隊列中指令未被取出從隊列中取出當前指令中的第一字節(jié)隊列空從隊列中取出指令的后續(xù)字節(jié)152最大方式下的引腳定義（續(xù)5）4、QS1、QS0QS1Q6.1.5最大方式的系統(tǒng)總線結(jié)構(gòu)Vcc8284RES#RDYREADYMN/MX#S0#S1#S2#CLKREADYRESET8086CPUBHE#BQ#/GT0#BQ#/GT1#INTRLOCK#A19-A16AD15-AD08288CLKS0#S1#S2#DENDT/R#ALEAMWC#AIOWC#INTA#MRDC#MWTC#IORC#IOWC#8282X3OE#T8286X3OE#DISTBBHE#

ADDRESSADDR./DATABHE#MEMORYI/0INTERFACEADDRSUBDATABUSINTRLOCK#D0121536.1.5最大方式的系統(tǒng)總線結(jié)構(gòu)Vcc8284RES#R最大方式的系統(tǒng)總線結(jié)構(gòu)12154最大方式的系統(tǒng)總線結(jié)構(gòu)1263§6.28086的總線時序時序（Timing）是指信號高低電平（有效或無效）變化及相互間的時間順序關(guān)系CPU時序決定系統(tǒng)各部件間的同步和定時總線時序描述CPU引腳如何實現(xiàn)總線操作什么是總線操作？155§6.28086的總線時序時序（Timing）是指信號高8086的總線時序（續(xù)1）總線操作是指CPU通過總線對外的各種操作8086的總線操作主要有：存儲器讀、I/O讀操作存儲器寫、I/O寫操作中斷響應(yīng)操作總線請求及響應(yīng)操作CPU正在進行內(nèi)部操作、并不進行實際對外操作的空閑狀態(tài)T1描述總線操作的微處理器時序有三級指令周期→總線周期→時鐘周期什么是指令、總線和時鐘周期？1568086的總線時序（續(xù)1）總線操作是指CPU通過總線對外的各8086的總線時序（續(xù)2）指令周期是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過程。若干總線周期組成一個指令周期總線周期是指CPU通過總線操作與外部（存儲器或I/O端口）進行一次數(shù)據(jù)交換的過程8086的基本總線周期需要4個時鐘周期4個時鐘周期編號為T1、T2、T3和T4總線周期中的時鐘周期也被稱作“T狀態(tài)”時鐘周期的時間長度就是時鐘頻率的倒數(shù)當需要延長總線周期時插入等待狀態(tài)TwCPU進行內(nèi)部操作，沒有對外操作時，其引腳就處于空閑狀態(tài)T1何時有總線周期？演示1578086的總線時序（續(xù)2）指令周期是指一條指令經(jīng)取指、譯碼、8086的總線時序（續(xù)3）任何指令的取指階段都需要存儲器讀總線周期，讀取的內(nèi)容是指令代碼任何一條以存儲單元為源操作數(shù)的指令都將引起存儲器讀總線周期，任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期CPU響應(yīng)可屏蔽中斷時生成中斷響應(yīng)總線周期如何實現(xiàn)同步？1588086的總線時序（續(xù)3）任何指令的取指階段都需要存儲器讀總8086的總線時序（續(xù)