華東理工大學(xué)EDAFPGA嵌入式應(yīng)用理論知識(shí)復(fù)習(xí)題

第151頁(yè)第3部分理論知識(shí)復(fù)習(xí)題基本概念數(shù)字電路基礎(chǔ)判斷題（將判斷結(jié)果填入括號(hào)中。正確的填“√”，錯(cuò)誤的填“×”）：數(shù)字信號(hào)是由連續(xù)變化的模擬信號(hào)采樣得到的。 （）要構(gòu)成5進(jìn)制計(jì)數(shù)器，至少需要3個(gè)觸發(fā)器，其無(wú)效狀態(tài)有3個(gè)。 （）十進(jìn)制數(shù)（25）D轉(zhuǎn)換為二進(jìn)制數(shù)為（11001）B。 （）邏輯變量只有兩個(gè)值，即0與1，兩者并不表示數(shù)量的大小。 （）某三個(gè)變量邏輯函數(shù)F，若以ABC的順序列真值表，表中F=1的個(gè)數(shù)為5個(gè)。若以CBA的順序列真值表，則表中F=1的個(gè)數(shù)為4個(gè)。 （）邏輯代數(shù)運(yùn)算與普通代數(shù)運(yùn)算的運(yùn)算規(guī)則相同。 （）無(wú)關(guān)項(xiàng)就是指取值一定為零的最小項(xiàng)。 （）組合邏輯電路通常由門(mén)電路組合而成。 （）組合電路的結(jié)構(gòu)特點(diǎn)是輸入信號(hào)單向傳輸?shù)?，電路中不含反饋回路?（）奇校驗(yàn)位的值是其余各數(shù)據(jù)位的異或運(yùn)算。 （）由于門(mén)電路平均延遲時(shí)間的差異，使信號(hào)從輸入經(jīng)不同的通路傳輸?shù)捷敵黾?jí)的時(shí)間不同，這樣可能導(dǎo)致邏輯電路的錯(cuò)誤輸出，這種現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)冒險(xiǎn)。 （）鎖存器對(duì)脈沖電平敏感，在時(shí)鐘脈沖的電平作用下改變狀態(tài)，而觸發(fā)器對(duì)脈沖邊沿敏感，其狀態(tài)只有在時(shí)鐘脈沖的上升沿或下降沿的瞬間改變。 （）時(shí)序邏輯電路中必須含有存儲(chǔ)電路，因此必然含有觸發(fā)器。 （）同步時(shí)序電路具有統(tǒng)一的時(shí)鐘CP控制。 （）異步時(shí)序邏輯電路沒(méi)有統(tǒng)一的時(shí)鐘脈沖，電路狀態(tài)的改變必須考慮外部輸入信號(hào)及對(duì)應(yīng)存儲(chǔ)器的時(shí)鐘端或控制端有無(wú)信號(hào)作用。 （）異步時(shí)序電路沒(méi)有統(tǒng)一的時(shí)鐘，狀態(tài)變化的時(shí)刻是不穩(wěn)定的，通常輸入信號(hào)只在電路處于穩(wěn)定狀態(tài)時(shí)才發(fā)生變化。 （）實(shí)現(xiàn)一個(gè)8進(jìn)制計(jì)數(shù)器最少需要3個(gè)D觸發(fā)器。 （）為了獲得高精度的D/A轉(zhuǎn)換器，不僅應(yīng)選擇位數(shù)較多的高分辨率的D/A轉(zhuǎn)換器，而且還需要選用高穩(wěn)定度的VREF與低零漂的運(yùn)算放大器等器件與之配合才能達(dá)到要求 （）模數(shù)轉(zhuǎn)換過(guò)程，其中采樣這一步驟必須遵循采樣定律，也就是輸入模擬信號(hào)的最高頻率大于等于采樣信號(hào)頻率的兩倍。 （）Moore型有限機(jī)的輸出只與有限狀態(tài)自動(dòng)機(jī)的當(dāng)前狀態(tài)有關(guān)，與輸入信號(hào)的當(dāng)前值無(wú)關(guān)。 （）摩爾狀態(tài)機(jī)是有限狀態(tài)機(jī)，而米勒狀態(tài)機(jī)不是有限狀態(tài)機(jī)。 （）在狀態(tài)機(jī)的編碼方式中，最常用的是順序編碼與One-hot編碼方式。 （）IP是指一種事先定義，經(jīng)驗(yàn)證可以重復(fù)使用的，能完成某些功能的組塊。（）用戶(hù)自己編寫(xiě)的IP核不屬于IP核的提供形式。 （）IP核的重用是設(shè)計(jì)人員贏得迅速上市時(shí)間的主要策略。 （）IP應(yīng)具有多種工藝下的可用性，提供各種庫(kù)的綜合腳本，可以移植到新的技術(shù)。（）規(guī)劃與制定設(shè)計(jì)規(guī)范不屬于IP設(shè)計(jì)的主要流程之一。 （）IP的驗(yàn)證必須是完備的，具有可重用性的。 （）可再用IP是著眼于按各種再使用標(biāo)準(zhǔn)定義的格式與快速集成的要求而建立的，便于移植，更重要的是有效集成。 （）國(guó)內(nèi)IP市場(chǎng)相對(duì)落后的原因是IP使用公司的規(guī)模太小因而很難承受高昂的IP使用費(fèi)用。 （）EDA技術(shù)的發(fā)展主要經(jīng)過(guò)了CAD、CAE、ESDA這3個(gè)發(fā)展階段。 （）電子系統(tǒng)級(jí)（ESL）設(shè)計(jì)主要分3步走，首先是功能設(shè)計(jì)，其次是基于應(yīng)用的結(jié)構(gòu)設(shè)計(jì)，最后是基于平臺(tái)的結(jié)構(gòu)設(shè)計(jì)。 （）動(dòng)態(tài)驗(yàn)證是通過(guò)觀(guān)察電路模型在外部的激勵(lì)信號(hào)作用下的實(shí)時(shí)響應(yīng)來(lái)判斷該電路系統(tǒng)是否實(shí)現(xiàn)了預(yù)期功能。 （）靜態(tài)時(shí)序分析工具通過(guò)路徑計(jì)算延遲的總與，并比較相對(duì)于預(yù)定義時(shí)鐘的延遲，它僅關(guān)注時(shí)序間的相對(duì)關(guān)系而不是評(píng)估邏輯功能。 （）從硬件的行為描述轉(zhuǎn)換到硬件電路，這種自動(dòng)產(chǎn)生硬件電路的過(guò)程稱(chēng)為綜合。（）內(nèi)建自測(cè)試的基本思想是電路自己生成測(cè)試向量，而不是要求外部施加測(cè)試向量，它依靠自身來(lái)決定所得到的測(cè)試結(jié)果是否正確。 （）DesignCompiler屬于布局布線(xiàn)工具。 （）物理驗(yàn)證是IC設(shè)計(jì)的最后一個(gè)環(huán)節(jié)，是電路設(shè)計(jì)與工藝設(shè)計(jì)的接口。 （）一個(gè)Slice由兩個(gè)4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯與函數(shù)復(fù)用器組成。 （）FPGA內(nèi)的LUT本質(zhì)上就是一個(gè)寄存器。 （）在Spartan3EFPGA中，硬件乘法器最大可以支持18(bits)x18(bits)的無(wú)符號(hào)數(shù)乘法運(yùn)算。 （）IOB的全稱(chēng)是輸入輸出塊。 （）LVDS是單端I/O標(biāo)準(zhǔn)。 （）使用數(shù)控阻抗DCI可以提高信號(hào)的完整性，主要是通過(guò)消除殘端反射。 （）在FPGA領(lǐng)域，DSM的全稱(chēng)是分布式存儲(chǔ)器。 （）Xilinx公司的塊RAM資源的結(jié)構(gòu)基本容量是18Kb. （）全局時(shí)鐘驅(qū)動(dòng)整個(gè)FPGA的單元模塊，但是相對(duì)LC，M9K，全局時(shí)鐘資源很少，所以需要合理的分配。 （）數(shù)字時(shí)鐘管理模塊不含有延遲鎖相環(huán)。 （）單項(xiàng)選擇題（選擇一個(gè)正確的答案，將相應(yīng)的字母填入題內(nèi)的括號(hào)中）：下列信號(hào)中，（）是數(shù)字信號(hào)。交流電壓開(kāi)關(guān)狀態(tài)直流電流無(wú)線(xiàn)電載波數(shù)字電路比模擬電路抗干擾能力（）。差強(qiáng)相同無(wú)法比較對(duì)83個(gè)信號(hào)編碼，至少需要（）位二進(jìn)制數(shù)。6789一位4位的二進(jìn)制加計(jì)數(shù)器，由0000狀態(tài)開(kāi)始經(jīng)過(guò)25個(gè)時(shí)鐘周期后，此計(jì)數(shù)器狀態(tài)為（）1100100010011010將十進(jìn)制數(shù)25轉(zhuǎn)換為二進(jìn)制數(shù)為（）。(11001)B(10101)B(11101)B(01101)B欲對(duì)全班43個(gè)同學(xué)以二進(jìn)制代碼編碼表示，最少需要二進(jìn)制碼的位數(shù)是（）56843數(shù)字電路有（）種電平狀態(tài)。1234高電平用1表示，低電平用0表示，稱(chēng)為（）邏輯。負(fù)正反無(wú)若兩個(gè)邏輯函數(shù)相等，則它們必然具有唯一的（）。真值表邏輯表達(dá)式電路圖邏輯圖形符號(hào)某三個(gè)變量邏輯函數(shù)F，若以ABC的順序列真值表，表中F=1的個(gè)數(shù)為5個(gè)。若以CBA的順序列真值表，則表中F=1的個(gè)數(shù)為（）個(gè)。4567邏輯代數(shù)運(yùn)算中，A+A=()2AAA21下列不屬于邏輯代數(shù)的基本規(guī)則的是（）。代入規(guī)則反演規(guī)則對(duì)偶規(guī)則吸收規(guī)則AB+A在四變量卡諾圖中有（）個(gè)小格是“1”131265一邏輯函數(shù)的最小項(xiàng)之與的標(biāo)準(zhǔn)形式，它的特點(diǎn)是()項(xiàng)數(shù)最少每個(gè)乘積項(xiàng)的變量數(shù)最少每個(gè)乘積項(xiàng)中，每種變量或其反變量只出現(xiàn)一次每個(gè)乘積項(xiàng)的數(shù)值最小，故名最小項(xiàng)組合邏輯電路通常由（）組合而成。門(mén)電路觸發(fā)器計(jì)數(shù)器寄存器編碼器屬于（）邏輯電路。時(shí)序組合觸發(fā)器寄存器組合邏輯電路的正確設(shè)計(jì)步驟（）（1）分析設(shè)計(jì)要求（2）進(jìn)行邏輯與必要變換；得出最簡(jiǎn)邏輯表達(dá)式（3）畫(huà)邏輯圖(1)(2)(3)(2)(3)(1)(3)(2)(1)(1)(3)(2)在四變量卡諾圖中，邏輯上不相鄰的一組最小項(xiàng)為()。m1與m3m4與m6m5與m13m9與m7半加器的進(jìn)位是兩個(gè)輸入操作數(shù)的（）邏輯運(yùn)算結(jié)果。與或與非異或半加器的結(jié)果位是兩個(gè)輸入操作數(shù)的（）邏輯運(yùn)算。與或與非異或下列不屬于消除競(jìng)爭(zhēng)冒險(xiǎn)的方法的是（）。增加反向驅(qū)動(dòng)電路發(fā)現(xiàn)并消去互補(bǔ)變量增加乘積項(xiàng)輸出端并聯(lián)濾波電容器組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)是由于（）引起的。電路不是最簡(jiǎn)電路有多個(gè)輸出電路中存在延遲電路中使用不同的門(mén)電路下列觸發(fā)器中，不能在cp上升沿/下降沿翻轉(zhuǎn)從而克服了空翻現(xiàn)象的是（）。邊沿D觸發(fā)器基本RS觸發(fā)器JK觸發(fā)器T觸發(fā)器存儲(chǔ)8位二進(jìn)制信息要（）個(gè)觸發(fā)器24810下列電路中，不屬于時(shí)序邏輯電路的是（）計(jì)數(shù)器加法器寄存器M序列信號(hào)發(fā)生器構(gòu)成計(jì)數(shù)器的基本電路是（）與門(mén)或門(mén)非門(mén)觸發(fā)器若從0分別計(jì)數(shù)到64與10000，分別需要（）個(gè)觸發(fā)器。7,148,148,137,13同步時(shí)序邏輯電路分析的正確步驟是（）（1）列出電路次態(tài)真值表（2）根據(jù)狀態(tài)圖，用文字描述電路的邏輯功能（3）根據(jù)次態(tài)真值表與輸出表達(dá)式，作出給定電路的狀態(tài)表與狀態(tài)圖（4）根據(jù)給定的同步時(shí)序電路，寫(xiě)出輸出函數(shù)與激勵(lì)函數(shù)表達(dá)式（1）（2）（3）（4）（4）（1）（3）（2）（4）（3）（2）（1）（2）（3）（1）（4）分析時(shí)序邏輯電路的一般步驟為（）（1）用文字描述所給時(shí)序邏輯電路的邏輯功能（2）根據(jù)給定的時(shí)序電路圖寫(xiě)出各邏輯方程式（3）將驅(qū)動(dòng)方程代入相應(yīng)觸發(fā)器的特性方程，求得各觸發(fā)器的各次態(tài)方程，也就是時(shí)序邏輯電路的狀態(tài)方程。（4）根據(jù)狀態(tài)方程與輸出方程，列出時(shí)序電路的狀態(tài)表，畫(huà)出狀態(tài)圖與時(shí)序圖。(1)(2)(3)(4)(2)(3)(4)(1)(2)(1)(3)(4)(2)(3)(1)(4)以下屬于異步時(shí)序邏輯電路的是（）FIFO加法器譯碼器比較器簡(jiǎn)單異步時(shí)序電路的分析過(guò)程不包括下面哪項(xiàng)（）寫(xiě)出各觸發(fā)器的時(shí)鐘方程、驅(qū)動(dòng)方程與電路的輸出方程列狀態(tài)真值表，狀態(tài)真值表的輸入外部輸入與狀態(tài)輸入，輸出包括狀態(tài)輸出與外部輸出從狀態(tài)真值表中判斷電路是否能夠自啟動(dòng)將狀態(tài)真值表轉(zhuǎn)換成狀態(tài)轉(zhuǎn)移圖關(guān)于異步時(shí)序電路的分析，下面哪項(xiàng)描述是正確的（）由狀態(tài)轉(zhuǎn)移圖可以得到時(shí)序電路的邏輯功能在列狀態(tài)真值表，列出狀態(tài)真值表的輸入組合必須保證完整，例如若有N個(gè)外部輸入與M個(gè)狀態(tài)變量，則輸入組合是M×N個(gè)從狀態(tài)真值表就能夠判斷電路是否可以自啟動(dòng)如果該異步時(shí)序電路中包含有無(wú)效狀態(tài)，則該電路無(wú)法實(shí)現(xiàn)自啟動(dòng)JK觸發(fā)器的特性方程為（）Qn=JK+J`K`Qn=JKQQn=JQ+K`Q`Qn=JQ`+K`Q設(shè)計(jì)一個(gè)10進(jìn)制的計(jì)數(shù)器，至少需要用到()個(gè)D觸發(fā)器3456某數(shù)/摸轉(zhuǎn)換器的輸入為8位二進(jìn)制數(shù)字信號(hào)（D7~D0），輸出為0~25.5V的模擬電壓。若數(shù)字信號(hào)的最低位是“1”其余各位是“0”，則輸出的模擬電壓為（）。2.55V0.1V0V0.5V已知D/A轉(zhuǎn)換電路中，當(dāng)輸入數(shù)字量為10000000時(shí)，輸出電壓為6.4V，則當(dāng)輸入為01010000時(shí)，輸出電壓為（）。6V5V4V3V實(shí)現(xiàn)A/D轉(zhuǎn)換主要有四個(gè)步驟，其中（）不是A/D轉(zhuǎn)換的步驟。采樣插值量化編碼下列幾種A/D轉(zhuǎn)換器中，轉(zhuǎn)換速度最快的是（）并行A/D轉(zhuǎn)換器計(jì)數(shù)型A/D轉(zhuǎn)換器逐次逼近型A/D轉(zhuǎn)換器雙積分A/D轉(zhuǎn)換器摩爾（moore）狀態(tài)機(jī)是一種（）的狀態(tài)機(jī)。輸出信號(hào)僅與狀態(tài)有關(guān)輸出信號(hào)與狀態(tài)與輸入信號(hào)有關(guān)輸出信號(hào)僅與輸入有關(guān)輸出信號(hào)與狀態(tài)無(wú)關(guān)碼值是單個(gè)位變化的是（）二進(jìn)制編碼方式的狀態(tài)機(jī)格雷碼編碼方式的狀態(tài)機(jī)余三碼編碼方式的狀態(tài)機(jī)以上都是米勒（mealy）狀態(tài)機(jī)是一種（）的狀態(tài)機(jī)。輸出信號(hào)僅與狀態(tài)有關(guān)輸出信號(hào)與狀態(tài)與輸入信號(hào)有關(guān)輸出信號(hào)僅與輸入有關(guān)輸出信號(hào)與狀態(tài)無(wú)關(guān)碼值是連續(xù)編碼的是（）二進(jìn)制編碼方式的狀態(tài)機(jī)格雷碼編碼方式的狀態(tài)機(jī)余三碼編碼方式的狀態(tài)機(jī)以上都是在一個(gè)由4個(gè)狀態(tài)組成的狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)編碼分別為：State1=4'b0001，State2=4'b0010,State3=4'b0100,State4=4'b1000。則該編碼方式為()。BCDGrayOne-HotBinary在一個(gè)由4個(gè)狀態(tài)組成的狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)編碼分別為：State1=2'b00，State2=2'b01,State3=2'b11,State4=2'b10。則該編碼方式為()。BCDGrayOne-HotBinaryXilinxIP核的配置文件的后綴（）bithexxcoVHOIP核在EDA技術(shù)與開(kāi)發(fā)中具有十分重要的地位，IP是指（）。知識(shí)產(chǎn)權(quán)；互聯(lián)網(wǎng)協(xié)議；網(wǎng)絡(luò)地址；都不是；IP核在EDA技術(shù)與開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）。軟IP固IP硬IP都不是IP核在EDA技術(shù)與開(kāi)發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對(duì)于硬IP的正確描述為（）。提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路；提供設(shè)計(jì)的最總產(chǎn)品掩膜；以網(wǎng)表文件的形式提交用戶(hù)，完成了綜合的功能塊；都不是。可配置IP是參數(shù)化后的，可重定目標(biāo)IP，其優(yōu)點(diǎn)是可以對(duì)功能加以裁剪，以符合特定的應(yīng)用，以下不是可配置的參數(shù)的是（）總線(xiàn)寬度存儲(chǔ)器容量使能功能塊功耗下列關(guān)于IP重用的說(shuō)法錯(cuò)誤的是()IP核的重用是設(shè)計(jì)人員贏得迅速上市時(shí)間的主要策略。調(diào)用IP核能避免重復(fù)勞動(dòng)，大大減輕工程師的負(fù)擔(dān)。IP核包括硬IP與軟IP。IP核最大的優(yōu)點(diǎn)是確保性能，但難以轉(zhuǎn)移到新的結(jié)構(gòu)中，是不可重配置。IP核設(shè)計(jì)目前不可實(shí)現(xiàn)的目標(biāo)是（）通用性好正確性有100%的保證可移植性好即插即用IP核設(shè)計(jì)的理想目標(biāo)是（）通用性好可移植性好即插即用正確性有100%的保證下列關(guān)于IP的設(shè)計(jì)流程正確的是（）規(guī)劃與制定設(shè)計(jì)規(guī)范->定義關(guān)鍵特性->模塊設(shè)計(jì)與集成->IP產(chǎn)品化->產(chǎn)品發(fā)布定義關(guān)鍵特性->規(guī)劃與制定設(shè)計(jì)規(guī)范->模塊設(shè)計(jì)與集成->IP產(chǎn)品化->產(chǎn)品發(fā)布規(guī)劃與制定設(shè)計(jì)規(guī)范->定義關(guān)鍵特性->模塊設(shè)計(jì)與集成->產(chǎn)品發(fā)布->IP產(chǎn)品化定義關(guān)鍵特性->規(guī)劃與制定設(shè)計(jì)規(guī)范->模塊設(shè)計(jì)與集成->產(chǎn)品發(fā)布->IP產(chǎn)品化在項(xiàng)目規(guī)劃與制定設(shè)計(jì)規(guī)劃階段，將開(kāi)發(fā)整個(gè)項(xiàng)目周期中需要的關(guān)鍵文檔，以下選項(xiàng)不包含其中的是（）功能設(shè)計(jì)規(guī)范驗(yàn)證規(guī)范對(duì)外系統(tǒng)接口的詳細(xì)定義開(kāi)發(fā)計(jì)劃IP驗(yàn)證策略需要涵蓋的測(cè)試類(lèi)型有（）兼容性驗(yàn)證邊界驗(yàn)證隨機(jī)驗(yàn)證以上都是以下關(guān)于驗(yàn)證平臺(tái)的特征說(shuō)法錯(cuò)誤的是（）驗(yàn)證平臺(tái)的設(shè)計(jì)不會(huì)隨著測(cè)試模塊的不同而不同。以事務(wù)處理的方式產(chǎn)生測(cè)試激勵(lì)，檢查測(cè)試響應(yīng)。驗(yàn)證平臺(tái)應(yīng)該盡可能地使用可重用仿真模塊，而不是從頭開(kāi)始編寫(xiě)。所有的響應(yīng)檢查應(yīng)該是自動(dòng)的，而不是設(shè)計(jì)人員通過(guò)觀(guān)看仿真波形的方式來(lái)判斷結(jié)果是否正確。下列關(guān)于可再用IP的說(shuō)法正確的是（）可再用IP是在充分高的抽象級(jí)上設(shè)計(jì)的，因而可以方便地在各種工藝與結(jié)構(gòu)上轉(zhuǎn)移?？稍儆肐P是參數(shù)化后的可重定目標(biāo)IP，其優(yōu)點(diǎn)是可以對(duì)功能加以裁剪以符合特定的應(yīng)用。可再用IP是著眼于按各種再使用標(biāo)準(zhǔn)定義的格式與快速集成的要求而建立的，便于移植，更重要的是有效集成。以上說(shuō)法均不正確。根據(jù)IP的使用劃分，IP建立者可以設(shè)計(jì)（）種形式的IP。2345國(guó)內(nèi)IP市場(chǎng)相對(duì)落后有很多原因，以下選項(xiàng)不是原因之一的是（）IP使用公司的規(guī)模太小因而很難承受高昂的IP使用費(fèi)用；IP設(shè)計(jì)公司設(shè)計(jì)實(shí)力太弱以至于還沒(méi)有自己的IP；相關(guān)法律還不太成熟；IP未能得到充分的重視。以下不屬于IP供應(yīng)商的是（）ARMRambusCeva華為一般把EDA技術(shù)發(fā)展分為3個(gè)階段，以下選項(xiàng)不是EDA技術(shù)的發(fā)展階段的是（）CADGALCAEESDA下列不屬于EDA技術(shù)共同特點(diǎn)的是()。使用EDA軟件設(shè)計(jì)電子系統(tǒng)，提高了設(shè)計(jì)的效率，縮短了設(shè)計(jì)周期。使用EDA軟件設(shè)計(jì)的電子系統(tǒng)，采用了模塊化與層次化的設(shè)計(jì)方法。使用EDA軟件設(shè)計(jì)電子系統(tǒng)，不再需要分工設(shè)計(jì)，團(tuán)體協(xié)作。大多數(shù)EDA軟件都具有仿真與模擬功能。英文縮寫(xiě)ESL在EDA領(lǐng)域的具體含義是（）ElectronicSystemLevelElectronicSportsLeagueExpectedSignificanceLevelEnglishasaSecondLanguage目前的ESL工具通常采用工業(yè)建模語(yǔ)言進(jìn)行建模，以下不是常用的工業(yè)建模語(yǔ)言的是（）VBC/C++SYSTEMCSYSTEMverilog比較動(dòng)態(tài)驗(yàn)證與靜態(tài)驗(yàn)證，以下選項(xiàng)不是動(dòng)態(tài)驗(yàn)證的不足的是（）動(dòng)態(tài)驗(yàn)證很難選擇激勵(lì)達(dá)到覆蓋電路所有功能的目的；動(dòng)態(tài)仿真很耗費(fèi)時(shí)間；動(dòng)態(tài)驗(yàn)證只限于數(shù)字邏輯電路；以上都是。以下不屬于動(dòng)態(tài)驗(yàn)證工具的是（）NanoSimSPICEPrimetimeModelSim以下不是靜態(tài)驗(yàn)證需要輸入的信息的是（）激勵(lì)信息電路模型相關(guān)參數(shù)命令以下屬于靜態(tài)驗(yàn)證工具的是（）NanoSimSPICEPrimetimeModelSim以下屬于邏輯綜合工具的是（）NanoSimDesignCompilerPrimetimeModelSim一個(gè)好的綜合工具的典型優(yōu)化策略有（）器件復(fù)用時(shí)序重排狀態(tài)機(jī)重新編譯以上都是內(nèi)建自測(cè)（BIST）的基本結(jié)構(gòu)包含電路有（）選擇器，向量生成器響應(yīng)分析器，選擇器被測(cè)電路，BIST控制器以上都是常用的可測(cè)性設(shè)計(jì)有（）內(nèi)部掃描測(cè)試設(shè)計(jì)自動(dòng)測(cè)試矢量生成邊界掃描測(cè)試以上都是在EDA工具中，能將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱(chēng)為（）。仿真器綜合器布局布線(xiàn)器下載器以下屬于布局布線(xiàn)工具的是（）AstroDesignCompilerPrimetimeModelSim下列不屬于物理驗(yàn)證的分類(lèi)類(lèi)別的是（）DRC(設(shè)計(jì)規(guī)則檢查)ERC(電器規(guī)則檢查)LVS(版圖電路圖同一性比較)CTS(時(shí)鐘樹(shù)綜合)以下不屬于參數(shù)提取類(lèi)別的是（）1-D提取2-D提取3-D提取4-D提取Xilinx公司定義的FPGA的最基本邏輯單位（）。LUTsliceCLBRAM下面哪個(gè)選項(xiàng)不屬于Slice的內(nèi)部結(jié)構(gòu)（）多路復(fù)用器觸發(fā)器LUTDCMFPGA的可編程是主要基于（）結(jié)構(gòu)。查找表（LUT）；與陣列可編程；或陣列可編程；與或陣列可編程；FPGA內(nèi)的LUT本質(zhì)上就是一個(gè)（）。觸發(fā)器寄存器RAM以上都不是在設(shè)計(jì)中要例化一個(gè)硬件乘法器以下方法不能實(shí)現(xiàn)的是CoreGenLanguageTemplateArchitetureWizard原理圖方式當(dāng)使用CoreGen生成一個(gè)乘法器的時(shí)候，下面哪個(gè)選項(xiàng)屬于不可配置的()乘法器類(lèi)型輸出端的符號(hào)與位寬同步復(fù)位與時(shí)鐘使能端的優(yōu)先級(jí)乘法器的結(jié)構(gòu)組成下列有關(guān)IOB的說(shuō)法錯(cuò)誤的是（）IOB中分開(kāi)了輸入、輸出端的時(shí)鐘及時(shí)鐘使能信號(hào)。IOB中共享了置位與復(fù)位信號(hào)。IOB中輸入口采用了兩個(gè)DDR寄存器。IOB中輸出口采用了兩個(gè)DDR寄存器。Xilinx的輸入輸出塊稱(chēng)為（）IOBLABsliceLUT下面不是單端I/O標(biāo)準(zhǔn)的是（）。LVTTLLVMOSLVDSGTL下面不是信號(hào)標(biāo)準(zhǔn)的是（）GTLPLDTBLVDSULVDS使用數(shù)控阻抗DCI的好處是（）?？梢蕴岣咝盘?hào)的完整性，通過(guò)消除殘端反射。減少板子布線(xiàn)的復(fù)雜度減少為消除殘端反射的外部電阻的數(shù)量。以上全部是。下列有關(guān)數(shù)控阻抗DCI的說(shuō)法錯(cuò)誤的是（）。DCI常放置在傳輸線(xiàn)路的尾端。DCI可消除溫度，電壓對(duì)線(xiàn)路的影響。DCI將影響信號(hào)的完整性，主要是因?yàn)楫a(chǎn)生了殘端反射。電路采用DCI可以減少板子布線(xiàn)的復(fù)雜度。在xilinx中RAM的實(shí)現(xiàn)方法有（）。內(nèi)嵌塊RAM分布式存儲(chǔ)器16位移位寄存器以上都是1LUT等于（）。8RAMbits16RAMbits32RAMbits64RAMbitsXilinx的FPGA芯片內(nèi)部的塊RAM可以配置為（）單端口RAM雙端口RAMFIFO以上都是Xilinx公司的塊RAM資源的結(jié)構(gòu)基本容量（）18Kb24KB36KB64Kb最新的VirtexII器件最多可以提供個(gè)全局時(shí)鐘輸入端口與個(gè)數(shù)字時(shí)鐘管理模塊。（）15，816,716,815,7Virtex-II最多有（）個(gè)專(zhuān)用全局時(shí)鐘復(fù)用器。481632在xilinx的FPGA內(nèi)嵌的DCM模塊用來(lái)（）。時(shí)鐘管理邏輯設(shè)計(jì)信號(hào)處理網(wǎng)絡(luò)處理DCM的主要優(yōu)點(diǎn)有()實(shí)現(xiàn)零時(shí)鐘偏移消除時(shí)鐘分配延遲實(shí)現(xiàn)時(shí)鐘閉環(huán)控制以上均正確VerilogHDL判斷題（將判斷結(jié)果填入括號(hào)中。正確的填“√”，錯(cuò)誤的填“×”）：硬件描述語(yǔ)言HDL的發(fā)展至今僅僅10多年歷史，但成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段：建模、仿真、驗(yàn)證與綜合等。 （）VerilogHDL與VHDL都是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言，但只有VHDL語(yǔ)言成為IEEE標(biāo)準(zhǔn)。 （）Verilog的模塊由兩部分組成，一部分描述接口，另一部分描述邏輯功能。（）Verilog模塊的端口定義時(shí)不可同時(shí)進(jìn)行I/O說(shuō)明。 （）Verilog模塊的內(nèi)容包括I/O說(shuō)明、內(nèi)部信號(hào)聲明與功能定義。 （）在引用Verilog模塊時(shí)，必須嚴(yán)格按照模塊定義的端口順序來(lái)連接，并且標(biāo)明原模塊定義時(shí)規(guī)定的端口名。 （）VerilogHDL中的標(biāo)識(shí)符可以是任意組字母、數(shù)字、$符號(hào)與_(下劃線(xiàn)）符號(hào)的組合，但標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線(xiàn)。 （）在VerilogHDL語(yǔ)言中有兩種形式的注釋?zhuān)?**/”是指注釋在本行結(jié)束，“//”可以擴(kuò)展至多行注釋。 （）VerilogHDL中邏輯數(shù)值區(qū)分大小寫(xiě)，“0x1z”與“0X1Z”不同。 （）在VerilogHDL語(yǔ)言中有三類(lèi)常量：整型、實(shí)數(shù)型、字符串型，下劃線(xiàn)符號(hào)“_”可以隨意用在整數(shù)或?qū)崝?shù)中，沒(méi)有限制。 （）在VerilogHDL語(yǔ)言中參數(shù)型常數(shù)經(jīng)常用于定義延遲時(shí)間與變量寬度，在模塊或?qū)嵗脮r(shí)，可通過(guò)參數(shù)傳遞改變?cè)诒灰媚K或?qū)嵗幸讯x的參數(shù)。（）在VerilogHDL語(yǔ)言中有兩大類(lèi)數(shù)據(jù)類(lèi)型：線(xiàn)網(wǎng)類(lèi)型、寄存器類(lèi)型。 （）在VerilogHDL語(yǔ)言中wire型數(shù)據(jù)常用來(lái)表示以assign關(guān)鍵字指定的組合邏輯信號(hào)，Verilog程序模塊中輸入、輸出信號(hào)類(lèi)型默認(rèn)時(shí)自動(dòng)定義為wire型。 （）在VerilogHDL語(yǔ)言中reg型數(shù)據(jù)常用來(lái)表示“always”模塊內(nèi)的指定信號(hào)，常代表觸發(fā)器，在“always”塊內(nèi)，被賦值的信號(hào)也可以是wire型數(shù)據(jù)。 （）在VerilogHDL語(yǔ)言中非阻塞賦值符“<=”與小于等于符“<=”意義完全不同，小于等于符是關(guān)系運(yùn)算符，用于比較大小，而非阻塞賦值符用于賦值操作。（）在進(jìn)行算術(shù)運(yùn)算操作時(shí)，如果某一個(gè)操作數(shù)有不確定的值x，則整個(gè)結(jié)果為0。（）在VerilogHDL語(yǔ)言中“&&”與“|”都屬于邏輯運(yùn)算符。 （）VerilogHDL語(yǔ)言中的所有關(guān)系運(yùn)算符有著相同的優(yōu)先級(jí)別，關(guān)系運(yùn)算符的優(yōu)先級(jí)別低于算術(shù)運(yùn)算符的優(yōu)先級(jí)別。 （）在VerilogHDL語(yǔ)言中條件運(yùn)算符“?:”屬于二目運(yùn)算符。 （）在VerilogHDL語(yǔ)言的位運(yùn)算符中除了“~”是單目運(yùn)算符以外，均為二目運(yùn)算符，即要求運(yùn)算符兩側(cè)各有一個(gè)操作數(shù)。 （）在VerilogHDL位拼接表達(dá)式中不允許存在沒(méi)有指明位數(shù)的信號(hào)，這是因?yàn)樵谟?jì)算拼接信號(hào)的位寬的大小時(shí)必須知道其中每個(gè)信號(hào)的位寬。 （）在VerilogHDL中有兩種移位運(yùn)算符：“<<”與“>>”，表達(dá)式“a>>n”表示將操作數(shù)n右移a位。 （）VerilogHDL的縮減運(yùn)算符運(yùn)算結(jié)果為一位二進(jìn)制數(shù)，與操作數(shù)位數(shù)無(wú)關(guān)。（）在電平敏感事件控制中，過(guò)程語(yǔ)句一直延遲到條件變?yōu)檎婧蟛艌?zhí)行，形式為：wait（condition）procedural_statement。 （）信號(hào)跳變沿事件控制中，過(guò)程語(yǔ)句的執(zhí)行，需等到指定事件發(fā)生，否則不能繼續(xù)執(zhí)行。 （）在VerilogHDL的條件語(yǔ)句中if與else后面可以包含一個(gè)內(nèi)嵌的操作語(yǔ)句，也可以利用begin與end關(guān)鍵詞包含多個(gè)操作語(yǔ)句。 （）在VerilogHDL語(yǔ)言中執(zhí)行完case分項(xiàng)后的語(yǔ)句，則繼續(xù)執(zhí)行下面語(yǔ)句，直到endcase語(yǔ)句。 （）在VerilogHDL的case語(yǔ)句中必須存在default項(xiàng)。 （）在VerilogHDL中repeat語(yǔ)句可以連續(xù)執(zhí)行一條語(yǔ)句n次，格式為：repeat（表達(dá)式）語(yǔ)句;，表達(dá)式通常為常量表達(dá)式。 （）VerilogHDL語(yǔ)言的while循環(huán)語(yǔ)句包含的語(yǔ)句至少被執(zhí)行一次。 （）在VerilogHDL中for語(yǔ)句的一般形式為：for（表達(dá)式1，表達(dá)式2，表達(dá)式3）語(yǔ)句。 （）VerilogHDL語(yǔ)言中for循環(huán)語(yǔ)句實(shí)際上相當(dāng)于采用while循環(huán)語(yǔ)句，但語(yǔ)句更簡(jiǎn)練。任務(wù)可以啟動(dòng)其它的任務(wù)與函數(shù)，而函數(shù)則不能啟動(dòng)任務(wù)。 （）函數(shù)可以沒(méi)有輸入變量，只能與主模塊共用同一個(gè)仿真時(shí)間單位。 （）任務(wù)與函數(shù)往往是在大的程序模塊中且在不同地點(diǎn)多次用到的相同的程序段。（）監(jiān)控任務(wù)$monitor連續(xù)監(jiān)控指定的參數(shù)，只要參數(shù)表中的參數(shù)值發(fā)生變化，整個(gè)參數(shù)表就在時(shí)間步結(jié)束時(shí)顯示。 （）系統(tǒng)函數(shù)$time可以返回一個(gè)32位的整數(shù)來(lái)表示當(dāng)前的仿真時(shí)刻值，該時(shí)刻值是以模塊的仿真時(shí)間尺度為基準(zhǔn)的。 （）系統(tǒng)任務(wù)$finish的作用是結(jié)束仿真過(guò)程，$finish可以帶參數(shù)也可以省略，默認(rèn)的參數(shù)值為0。 （）系統(tǒng)任務(wù)$stop任務(wù)的作用是把EDK工具置成暫停模式，這個(gè)任務(wù)不可以帶參數(shù)表達(dá)式。 （）在VerilogHDL程序中有兩個(gè)系統(tǒng)任務(wù)$readmemb與$readmemh用來(lái)從文件中讀取數(shù)據(jù)到存儲(chǔ)器中。 （）在VerilogHDL程序中系統(tǒng)任務(wù)$random可用來(lái)產(chǎn)生隨機(jī)數(shù)，函數(shù)被調(diào)用時(shí)返回一個(gè)32位的無(wú)符號(hào)整數(shù)。 （）`define命令只能出現(xiàn)在模塊定義外面，宏名的有效范圍為定義命令之后到源文件結(jié)束。 （）條件編譯是指當(dāng)滿(mǎn)足一定條件時(shí)對(duì)一組語(yǔ)句進(jìn)行編譯，而當(dāng)條件不滿(mǎn)足時(shí)則編譯另一部分。 （）在VerilogHDL語(yǔ)句中，`include命令可以出現(xiàn)在源程序的任何地方，一個(gè)`include命令可以指定多個(gè)被包含的文件。 （）在VerilogHDL語(yǔ)句中，`timescale命令的格式為：`timescale<時(shí)間精度>/<時(shí)間單位>。 （）十六位的二進(jìn)制超前進(jìn)位加法電路可以用兩個(gè)四位二進(jìn)制超前進(jìn)位加法電路再加上超前進(jìn)位形成邏輯來(lái)構(gòu)成。 （）八位的二進(jìn)制超前進(jìn)位乘法電路可用兩個(gè)四位二進(jìn)制超前進(jìn)位乘法電路再加上超前進(jìn)位形成邏輯來(lái)構(gòu)成。 （）用邏輯圖或門(mén)級(jí)結(jié)構(gòu)的Verilog模塊來(lái)表示比較器比利用VerilogHDL語(yǔ)言來(lái)設(shè)計(jì)更容易。 （）多路選擇器簡(jiǎn)稱(chēng)多路器，它是一個(gè)單輸入，多輸出的組合邏輯電路，在數(shù)字系統(tǒng)中有著廣泛的應(yīng)用。 （）在硬線(xiàn)邏輯構(gòu)成的運(yùn)算電路中只要電路的規(guī)模允許，我們可以比較自由地來(lái)確定總線(xiàn)位寬，因此可以大大提高數(shù)據(jù)流通的速度。 （）流水線(xiàn)設(shè)計(jì)實(shí)際上是把規(guī)模較大，層次較多的組合邏輯電路分為幾個(gè)級(jí)，在每一級(jí)插入寄存器組并暫存中間數(shù)據(jù)。 （）狀態(tài)機(jī)的編碼方式有多種，典型的編碼方式有狀態(tài)位直接輸出型編碼、順序編碼與一位熱碼編碼。 （）一段式狀態(tài)機(jī)描述方法就是將狀態(tài)的同步轉(zhuǎn)移，狀態(tài)輸出與狀態(tài)的輸入條件都寫(xiě)在一個(gè)always模塊中。 （）兩段式狀態(tài)機(jī)描述方法采用兩個(gè)模塊，采用同步時(shí)序描述狀態(tài)轉(zhuǎn)移，采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件。 （）在三段式FSM描述方法中判斷狀態(tài)轉(zhuǎn)移的always模塊的case語(yǔ)句判斷的是下一狀態(tài)“ns”，同步時(shí)序FSM輸出的always模塊的case語(yǔ)句判斷的條件是當(dāng)前狀態(tài)“cs”。Johnson計(jì)數(shù)器的特點(diǎn)是每次狀態(tài)變化時(shí)僅有一個(gè)觸發(fā)器改變狀態(tài),譯碼電路簡(jiǎn)單,譯碼時(shí)存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。 （）格雷碼計(jì)數(shù)器(Graycounter)是為了在異步時(shí)鐘域之間傳遞計(jì)數(shù)結(jié)果而用到的計(jì)數(shù)器，因?yàn)楦窭状a計(jì)數(shù)器計(jì)數(shù)時(shí)相鄰的數(shù)之間只有一個(gè)bit發(fā)生了變化。 （）通用移位寄存器是指寄存器中所存的代碼能夠在移位脈沖的作用下依次左移或右移。 （）桶型移位寄存器的移位是通過(guò)對(duì)數(shù)據(jù)字的指定位左移或右移實(shí)現(xiàn)的。 （）基于仿真的驗(yàn)證的目的是來(lái)檢驗(yàn)RTL模型與門(mén)級(jí)網(wǎng)表之間在功能上仿真是否相一致，RTL模型與邏輯門(mén)級(jí)模型不可同時(shí)進(jìn)行仿真。 （）形式化驗(yàn)證也需要測(cè)試平臺(tái)與測(cè)試矢量。 （）在進(jìn)行仿真時(shí)，功能正確性可以不考慮。 （）VerilogHDL語(yǔ)句“always#5clk=~clk;”產(chǎn)生的時(shí)鐘周期為5個(gè)時(shí)間單位。（）定時(shí)驗(yàn)證利用器件的模型與電路互連關(guān)系來(lái)分析電路的時(shí)序，判斷在實(shí)際設(shè)計(jì)中是否能達(dá)到硬件定時(shí)約束條件與輸入輸出定時(shí)特性的要求。 （）若一款FPGA其可運(yùn)行的最大時(shí)鐘頻率為50MHZ，則以0.2ns為周期的時(shí)鐘源可用。如果在時(shí)鐘邊沿前后輸入端的數(shù)據(jù)不能在足夠的時(shí)間內(nèi)保持穩(wěn)定，則邊沿觸發(fā)的觸發(fā)器就不能正常工作。 （）為了使觸發(fā)器能正確工作，觸發(fā)器輸入端的數(shù)據(jù)必須在時(shí)鐘有效沿之后足夠長(zhǎng)的時(shí)間內(nèi)保持穩(wěn)定。 （）時(shí)鐘輸出延時(shí)是指從時(shí)鐘定義點(diǎn)到不同的觸發(fā)器時(shí)鐘引腳的延時(shí)差。 （）引腳到引腳延時(shí)是指輸入引腳處的信號(hào)經(jīng)過(guò)時(shí)序邏輯進(jìn)行傳輸，出現(xiàn)在外部引腳上時(shí)所需的時(shí)間。 （）在定時(shí)驗(yàn)證中，完成定時(shí)驗(yàn)證內(nèi)置的系統(tǒng)任務(wù)都有檢查VerilogHDL語(yǔ)法錯(cuò)誤的功能。 （）單項(xiàng)選擇題（選擇一個(gè)正確的答案，將相應(yīng)的字母填入題內(nèi)的括號(hào)中）：目前應(yīng)用最廣泛的硬件描述語(yǔ)言是（）。VHDLVerilogHDL匯編語(yǔ)言C語(yǔ)言HDL語(yǔ)言的英文全稱(chēng)是（）。HardDesignLanguageHardDescriptionLanguageHardwareDescriptionLanguageHardwareDesignLanguageVerilogHDL與VHDL相比，其最大優(yōu)點(diǎn)是（）。容易掌握資源豐富易于理解與設(shè)計(jì)重用便于文檔管理對(duì)于特大型（千萬(wàn)門(mén)級(jí)以上）的系統(tǒng)級(jí)數(shù)字電路設(shè)計(jì)，下列設(shè)計(jì)語(yǔ)言更為合適的是（）。VerilogHDLVHDL匯編語(yǔ)言C語(yǔ)言下列關(guān)于VerilogHDL語(yǔ)言模塊的結(jié)構(gòu)說(shuō)法錯(cuò)誤的是（）。VerilogHDL的基本設(shè)計(jì)單元是模塊一個(gè)模塊由兩部分組成，一部分描述接口，另一部分描述邏輯功能每個(gè)VerilogHDL程序包括3個(gè)主要部分：端口定義，I/O聲明與功能定義VerilogHDL結(jié)構(gòu)位于module與endmodule聲明語(yǔ)句之間下列有關(guān)于VerilogHDL模塊的說(shuō)法錯(cuò)誤的是（）。模塊的內(nèi)容可以存在于module與endmodule兩個(gè)語(yǔ)句之外模塊可以分為兩種類(lèi)型：一種是為了讓模塊最終能生成電路的結(jié)構(gòu)，兩一種只是為了測(cè)試設(shè)計(jì)電路的邏輯功能是否正確每個(gè)模塊要進(jìn)行端口定義，并說(shuō)明它是輸出口還是輸入口，然后對(duì)模塊的功能進(jìn)行描述VerilogHDL程序的書(shū)寫(xiě)格式自由，一行可以寫(xiě)幾個(gè)語(yǔ)句，一個(gè)語(yǔ)句也可以分寫(xiě)多行一模塊的I/O端口說(shuō)明：“input[7:0]a;”，則關(guān)于該端口說(shuō)法正確的是（）。輸入端口，位寬為8輸出端口，位寬為8輸入端口，位寬為7輸出端口，位寬為7下列關(guān)于VerilogHDL語(yǔ)言模塊的端口定義說(shuō)法錯(cuò)誤的是（）。模塊的端口表示的是模塊的輸入還是輸出口名在端口的聲明語(yǔ)句中可以進(jìn)行I/O說(shuō)明模塊端口聲明了模塊的輸入輸出口，格式為：module模塊名（port1;port2;port3……）;模塊的端口是它與其它模塊聯(lián)系端口的標(biāo)識(shí)下列關(guān)于VerilogHDL語(yǔ)言模塊的內(nèi)容說(shuō)法錯(cuò)誤的是（）。模塊的內(nèi)容包括：I/O說(shuō)明，內(nèi)部信號(hào)聲明與功能定義I/O說(shuō)明也可以寫(xiě)在端口聲明語(yǔ)句里內(nèi)部信號(hào)聲明是在模塊內(nèi)用到的與端口有關(guān)的wire類(lèi)型變量的聲明模塊內(nèi)最重要的部分是邏輯功能定義部分，有3種方法可在模塊內(nèi)產(chǎn)生邏輯下列不屬于在模塊中產(chǎn)生邏輯的方法是（）。用“assign”聲明語(yǔ)句用實(shí)例元件用“always”塊用“initial”塊下列模塊的例化正確的是（）。Mydesigndesign(sin(sin),sout(sout));Mydesigndesign(.sin(sin),.sout(sout));Mydesigndesign(.sin(sin),.sout(sout););Mydesigndesign(.sin(sin);.sout(sout));下列關(guān)于VerilogHDL語(yǔ)言中模塊的例化說(shuō)法錯(cuò)誤的是（）。在引用模塊時(shí)，有些信號(hào)要被輸入到引用模塊中，有些信號(hào)要從引用模塊中輸出在引用模塊時(shí)，必須嚴(yán)格按照模塊定義的端口順序來(lái)連接在引用模塊時(shí)可以用“.”符號(hào)，表明原模塊是定義時(shí)規(guī)定的端口名，用端口名與被引用模塊的端口相對(duì)應(yīng)，提高程序的可讀性與可移植性在語(yǔ)句“Mydesigndesign(.port1(port1),.port2(port2));”中，被引用的模塊為Mydesign模塊不屬于VerilogHDL中合法標(biāo)識(shí)符的是（）。1_count_countcountcount_1下列VerilogHDL的標(biāo)識(shí)符無(wú)語(yǔ)法錯(cuò)誤的是（）。1_R1_R2COUNT5five$$54RS下列符號(hào)中屬于VerilogHDL語(yǔ)言中可以擴(kuò)展至多行的注釋符是（）。下列VerlagHDL程序塊中，對(duì)功能實(shí)現(xiàn)不起作用的語(yǔ)句是（）。begin:reg[7:0]tem;/*count=0;tem=rega;*/while(tem)beginif(tem[0])count=count+1;tem=tem>>1;endendreg[7:0]tem;count=0;tem=rega;count=0;tem=rega;下列關(guān)于VerilogHDL語(yǔ)言中邏輯數(shù)值的說(shuō)法錯(cuò)誤的是（）。VerilogHDL語(yǔ)言中有下列四種基本的值：0、1、X、Z。在門(mén)的輸入或一個(gè)表達(dá)式中的為“Z”的值通常解釋成“X”，且x值與z值區(qū)分大小寫(xiě)。VerilogHDL中的四種基本值的解釋都內(nèi)置于語(yǔ)言中，如一個(gè)為z的值總是意味著高阻抗，一個(gè)為0的值通常是指邏輯0。VerilogHDL中的常量是由四種基本值組成的。下列關(guān)于VerilogHDL語(yǔ)言中邏輯數(shù)值“x”與“z”的說(shuō)法錯(cuò)誤的是（）。在數(shù)字電路中，x代表不定值，z代表高阻值。x可以用來(lái)定義十六進(jìn)制數(shù)的4位二進(jìn)制數(shù)的狀態(tài)，八進(jìn)制數(shù)的3位，二進(jìn)制數(shù)的1位。z的表示方式同x類(lèi)似，z還有一種表達(dá)方式是可以寫(xiě)作“？”。“4'b101z”表示位寬為4的二進(jìn)制數(shù)，從低位數(shù)起第4位為高阻值。下列關(guān)于VerilogHDL語(yǔ)言中常量說(shuō)法錯(cuò)誤的是（）。當(dāng)常量不說(shuō)明位數(shù)時(shí)，默認(rèn)值是16位，每個(gè)字母用8位的ASCII值表示。VerilogHDL中有三種類(lèi)型的常量：整型、實(shí)數(shù)型、字符串型。下劃線(xiàn)符號(hào)“_”可以用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒(méi)有意義，但下劃線(xiàn)符號(hào)不能用作首字符。字符串是雙引號(hào)內(nèi)的字符序列，字符串不能分成多行書(shū)寫(xiě)。下列VerilogHDL常量說(shuō)法正確的是（）。4'D24位十進(jìn)制數(shù)4'D-44位十進(jìn)制數(shù)(2+3)'b10五位二進(jìn)制數(shù)32十六進(jìn)制數(shù)下列關(guān)于VerilogHDL語(yǔ)言中參數(shù)型說(shuō)法錯(cuò)誤的是（）。在VerilogHDL中用parameter來(lái)定義常量，即用parameter來(lái)定義一個(gè)標(biāo)識(shí)符代表一個(gè)常量，稱(chēng)為符號(hào)常量。采用一個(gè)標(biāo)識(shí)符代表一個(gè)常量可以提高程序的可讀性與可維護(hù)性。parameter是參數(shù)型數(shù)據(jù)的確認(rèn)符，確認(rèn)符后跟著一個(gè)用逗號(hào)分隔開(kāi)的賦值語(yǔ)句表，在每一賦值語(yǔ)句的左邊必須是一個(gè)常數(shù)表達(dá)式。parameter型數(shù)據(jù)是一種常數(shù)型的數(shù)據(jù)，其說(shuō)明格式為：parameter參數(shù)名1=表達(dá)式,參數(shù)名2=表達(dá)式,......,參數(shù)名n=表達(dá)式。下列VerilogHDL語(yǔ)言中參數(shù)型數(shù)據(jù)定義錯(cuò)誤的是（）。parametermsb=7;//定義參數(shù)msb為常量7parametere=25,f=29;//定義兩個(gè)常數(shù)參數(shù)parameterbyte_size=8,byte_size-1=byte_msb;//用常數(shù)表達(dá)式賦值parameteraverage_delay=(r+f)/2;//用常數(shù)表達(dá)式賦值下列關(guān)于VerilogHDL語(yǔ)言中數(shù)據(jù)類(lèi)型綜述，說(shuō)法錯(cuò)誤的是（）。VerilogHDL有兩大類(lèi)數(shù)據(jù)類(lèi)型：線(xiàn)網(wǎng)類(lèi)型、寄存器類(lèi)型。線(xiàn)網(wǎng)數(shù)據(jù)類(lèi)型表示結(jié)構(gòu)實(shí)體之間的物理連接，線(xiàn)網(wǎng)類(lèi)型的變量不能存儲(chǔ)值。寄存器數(shù)據(jù)類(lèi)型的關(guān)鍵字是reg，通過(guò)賦值語(yǔ)句可以改變寄存器存儲(chǔ)的值，其作用與改變觸發(fā)器存儲(chǔ)的值相當(dāng)。如果沒(méi)有驅(qū)動(dòng)元件連接到線(xiàn)網(wǎng)，線(xiàn)網(wǎng)的缺省值為X。下列關(guān)于VerilogHDL語(yǔ)言中數(shù)據(jù)類(lèi)型說(shuō)法錯(cuò)誤的是（）。線(xiàn)網(wǎng)類(lèi)型數(shù)據(jù)表示Verilog結(jié)構(gòu)化元件間的物理連線(xiàn)，它的值由驅(qū)動(dòng)元件的值決定。寄存器數(shù)據(jù)類(lèi)型表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元，它只能在always語(yǔ)句中被賦值。線(xiàn)網(wǎng)類(lèi)型數(shù)據(jù)包含不同種類(lèi)的線(xiàn)網(wǎng)子類(lèi)型，如：wire型、tri型等。VerilogHDL中存在5種不同的寄存器類(lèi)型：reg型、integer型、time型、real型與realtime型下列關(guān)于VerilogHDL語(yǔ)言中線(xiàn)網(wǎng)類(lèi)型數(shù)據(jù)說(shuō)法錯(cuò)誤的是（）。線(xiàn)網(wǎng)類(lèi)型數(shù)據(jù)表示Verilog結(jié)構(gòu)化元件間的物理連線(xiàn)，它的值由驅(qū)動(dòng)元件的值決定，如果沒(méi)有驅(qū)動(dòng)元件連接到線(xiàn)網(wǎng)，線(xiàn)網(wǎng)缺省值為z。簡(jiǎn)單的線(xiàn)網(wǎng)類(lèi)型說(shuō)明語(yǔ)法為：net_kind[msb:lsb]net1,net2,...,netn;其中net_kind是線(xiàn)網(wǎng)類(lèi)型名，msb與lsb是用于定義線(xiàn)網(wǎng)范圍的常量表達(dá)式。當(dāng)一個(gè)線(xiàn)網(wǎng)有多個(gè)驅(qū)動(dòng)器時(shí)，即對(duì)一個(gè)線(xiàn)網(wǎng)有多個(gè)賦值時(shí)，不同的線(xiàn)網(wǎng)產(chǎn)生的行為相同。wire型數(shù)據(jù)常用來(lái)表示以assign關(guān)鍵字指定的組合邏輯信號(hào)，Verilog程序模塊中輸入、輸出信號(hào)類(lèi)型默認(rèn)時(shí)自動(dòng)定義為wire型。下列關(guān)于VerilogHDL語(yǔ)言中線(xiàn)網(wǎng)類(lèi)型數(shù)據(jù)說(shuō)法錯(cuò)誤的是（）。在進(jìn)行線(xiàn)網(wǎng)類(lèi)型數(shù)據(jù)說(shuō)明時(shí)，如果沒(méi)有定義線(xiàn)網(wǎng)的范圍，缺省的線(xiàn)網(wǎng)類(lèi)型為1位。在VerilogHDL中，有可能不必聲明某種線(xiàn)網(wǎng)類(lèi)型，在這種情況下，缺省線(xiàn)網(wǎng)類(lèi)型為8位線(xiàn)網(wǎng)。用于連接單元的連線(xiàn)是最常見(jiàn)的線(xiàn)網(wǎng)類(lèi)型，連線(xiàn)與三態(tài)線(xiàn)網(wǎng)語(yǔ)法與語(yǔ)義一致，三態(tài)線(xiàn)可以用于描述多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)同一根線(xiàn)的線(xiàn)網(wǎng)類(lèi)型。線(xiàn)網(wǎng)數(shù)據(jù)類(lèi)型包含不同種類(lèi)的線(xiàn)網(wǎng)子類(lèi)型，如：wire、tri、wor、trior等。下列關(guān)于VerilogHDL語(yǔ)言中寄存器類(lèi)型數(shù)據(jù)說(shuō)法錯(cuò)誤的是（）。寄存器類(lèi)型數(shù)據(jù)表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元，它只能在always語(yǔ)句中被賦值，寄存器類(lèi)型的變量具有X的缺省值。寄存器類(lèi)型數(shù)據(jù)有5種不同的寄存器類(lèi)型：reg型、integer型、time型、real型與realtime型。寄存器可以取任意長(zhǎng)度，寄存器中的值通常被解釋為無(wú)符號(hào)數(shù)。寄存器數(shù)據(jù)類(lèi)型reg是最常見(jiàn)的數(shù)據(jù)類(lèi)型，使用保留字reg加以說(shuō)明。下列VerilogHDL語(yǔ)言中寄存器類(lèi)型數(shù)據(jù)定義與注釋矛盾的是（）。reg[3:0]sat//sat為4位寄存器regcnt//cnt為1位寄存器reg[0:3]mymem[0:63]//mymem為64個(gè)4位寄存器的數(shù)組reg[1:5]dig//dig為4位寄存器下列關(guān)于非阻塞賦值運(yùn)算方式（如b<=a;）說(shuō)法錯(cuò)誤的是（）。塊結(jié)束后才完成賦值操作b的值立刻改變?cè)诰帉?xiě)可綜合模塊時(shí)是一種比較常用的賦值方式非阻塞賦值符“<=”與小于等于符“<=”意義完全不同，前者用于賦值操作，后者是關(guān)系運(yùn)算符，用于比較大小。下列關(guān)于阻塞賦值運(yùn)算方式（如b=a;）說(shuō)法錯(cuò)誤的是（）。賦值語(yǔ)句執(zhí)行完后，塊才結(jié)束b的值在賦值語(yǔ)句執(zhí)行完后立刻就改變的在沿觸發(fā)的always塊中使用時(shí)，綜合后可能會(huì)產(chǎn)生意想不到的結(jié)果在“always”模塊中的reg型信號(hào)都采用此賦值方式下列不屬于VerilogHDL算術(shù)運(yùn)算符的是（）。下列關(guān)于VerilogHDL語(yǔ)言中基本的算術(shù)運(yùn)算符說(shuō)法錯(cuò)誤的是（）。進(jìn)行取模運(yùn)算時(shí)，結(jié)果值的符號(hào)位采用模運(yùn)算式中第二個(gè)數(shù)的符號(hào)位在除法運(yùn)算中，結(jié)果要略去小數(shù)部分，保留整數(shù)部分在進(jìn)行算術(shù)運(yùn)算操作時(shí)，如果某一操作數(shù)中有不確定的值x，則整個(gè)結(jié)果也為不定值x在VerilogHDL語(yǔ)言中，算術(shù)運(yùn)算符又稱(chēng)為二進(jìn)制運(yùn)算符下列關(guān)于VerilogHDL語(yǔ)言中邏輯運(yùn)算符說(shuō)法錯(cuò)誤的是（）。VerilogHDL語(yǔ)言中邏輯運(yùn)算符全為二目運(yùn)算符邏輯運(yùn)算符中“&&”與“||”的優(yōu)先級(jí)低于關(guān)系運(yùn)算符，“!”高于算術(shù)運(yùn)算符VerilogHDL語(yǔ)言中邏輯運(yùn)算符包括“&&”，“||”與“!”為提高程序的可讀性，明確表達(dá)各運(yùn)算符間的運(yùn)算關(guān)系，可使用括號(hào)邏輯操作符&&的功能是（）。與或非異或在進(jìn)行關(guān)系運(yùn)算時(shí)，如果聲明的關(guān)系是假的，則返回值是（）。1不定值0不返回下列關(guān)于VerilogHDL語(yǔ)言中關(guān)系運(yùn)算符說(shuō)法錯(cuò)誤的是（）。VerilogHDL語(yǔ)言中關(guān)系運(yùn)算符共有4種，即“<”，“>”，“<=”與“>=”進(jìn)行關(guān)系運(yùn)算時(shí)，返回值只能是1或0所有關(guān)系運(yùn)算符優(yōu)先級(jí)相同，均低于算術(shù)運(yùn)算符的優(yōu)先級(jí)語(yǔ)句“a<size-1”等同于語(yǔ)句“a<(size-1)在下列VerilogHDL運(yùn)算符中，屬于三目運(yùn)算符的是（）。當(dāng)a<0時(shí)，s的值是（）。assigns=(a>=2)?1:(a<0)?2:0;012其他下列關(guān)于VerilogHDL語(yǔ)言的位運(yùn)算符說(shuō)法錯(cuò)誤的是（）。位運(yùn)算符中除了“~”是單目運(yùn)算符以外，均為二目運(yùn)算符。位運(yùn)算符中的二目運(yùn)算符要求對(duì)兩個(gè)操作數(shù)的相應(yīng)位進(jìn)行運(yùn)算操作。不同長(zhǎng)度的數(shù)據(jù)進(jìn)行位運(yùn)算時(shí)，系統(tǒng)會(huì)自動(dòng)地將兩者按左端對(duì)齊，位數(shù)少的操作數(shù)會(huì)在相應(yīng)的高位用0填滿(mǎn)，以使兩個(gè)操作數(shù)按位進(jìn)行操作。VerilogHDL提供了取反，按位與，按位或等5種位運(yùn)算符。執(zhí)行語(yǔ)句“rega='b1010;rega=~rega;”后，rega的值是（）。'b1010'b0101'b0000'b0001在VerilogHDL語(yǔ)言中的位拼接運(yùn)算符是（）。下列關(guān)于VerilogHDL語(yǔ)言中拼接運(yùn)算符說(shuō)法錯(cuò)誤的是（）。拼接運(yùn)算符可以將兩個(gè)或多個(gè)數(shù)的某些位拼接起來(lái)進(jìn)行運(yùn)算操作拼接運(yùn)算符的使用方法為：{信號(hào)1的某幾位，信號(hào)2的某幾位，…信號(hào)n的某幾位}拼接表達(dá)式“{a,b[3:0],w,3’b101}”等同于拼接表達(dá)式“{a,b[3],b[2],b[1],b[0],w,1’b1,1’b0,拼接表達(dá)式中可以存在沒(méi)有指明位數(shù)的信號(hào)有如下的模塊：moduleshift;reg[3:0]start,result;initial;begin;start=1;result=(start<<2);endendmodule程序運(yùn)行完畢，result的值是（）。4'b01004'b00106'b0100004'b0000下列關(guān)于VerilogHDL語(yǔ)言中移位運(yùn)算符說(shuō)法錯(cuò)誤的是（）。在VerilogHDL語(yǔ)言中有兩種移位運(yùn)算符：“<<”（左移位運(yùn)算符）與“>>”（右移位運(yùn)算符）移位運(yùn)算符的使用方法是：“a>>n”或“a<<n”，a代表要移位的操作數(shù)，n代表要移幾位兩種移位運(yùn)算符都用0來(lái)填補(bǔ)移出的空位如果不限定數(shù)值的位數(shù)，則表達(dá)式“4’b1001>>1”的值為“5程序段如下：wire[3:0]B;regC;assignB=4'b1010;C=&B;則C的值是（）。4'b10104'b00001'b11'b0一元運(yùn)算符是（）。單目運(yùn)算符雙目運(yùn)算符三目運(yùn)算符無(wú)操作數(shù)下列關(guān)于信號(hào)電平事件的控制說(shuō)法錯(cuò)誤的是（）。在電平敏感事件控制中，過(guò)程語(yǔ)句一直延遲到條件變?yōu)檎婧蟛艌?zhí)行。電平敏感事件控制的形式為：wait（condition）procedural_statement。過(guò)稱(chēng)語(yǔ)句只有在條件為真時(shí)才執(zhí)行，否則執(zhí)行后續(xù)語(yǔ)句。過(guò)程語(yǔ)句是可選的。VerilogHDL程序段如下，說(shuō)法錯(cuò)誤的是（）。wait(sum>22)sum=0;wait(dataready)data=bus;wait(preset);在第一條語(yǔ)句中，只有當(dāng)sum的值大于22時(shí)，才對(duì)sum清零。在第二條語(yǔ)句中，只有當(dāng)dataready為真，即dataready值為1時(shí)，將bus賦給data。最后一條語(yǔ)句表示延遲至preset變?yōu)檎妫ㄖ禐?）時(shí)，其后續(xù)語(yǔ)句方可繼續(xù)執(zhí)行。三條wait語(yǔ)句為順序執(zhí)行。下列關(guān)于信號(hào)跳變沿事件的控制說(shuō)法錯(cuò)誤的是（）。帶有事件控制的過(guò)程語(yǔ)句的執(zhí)行，需等到指定事件發(fā)生。跳變沿觸發(fā)事件的控制方式可以為：@eventprocedural_statement，例如：“always@（posedgeclock）curr_state=next_state;”。如果指定的事件未發(fā)生，則跳過(guò)過(guò)程語(yǔ)句，執(zhí)行后續(xù)語(yǔ)句。事件之間也能夠相或以表明“如果有任何事件發(fā)生”，例如：@（posedgeclearornegedgereset）。VerilogHDL程序塊如下，說(shuō)法錯(cuò)誤的是（）。begin@（negedgereset）count=0;@clazoo=foo;end在第二條語(yǔ)句中，賦值語(yǔ)句只在reset上的負(fù)沿執(zhí)行。第三條語(yǔ)句中，當(dāng)cla上有事件發(fā)生時(shí)，foo的值被賦給zoo。當(dāng)cla的值發(fā)生變化時(shí)，foo的值被賦給zoo。第一次執(zhí)行程序時(shí)，如果negedgereset事件未發(fā)生，則跳過(guò)“count=0”下列程序段無(wú)語(yǔ)法錯(cuò)誤的是（）。if(a>b)out1=int1elseout1=int2if(a>b)out1=int1;elseout1=int2if(a>b)out1=int1;elseif(a==b);{out1=int2;}elseout1=int3;if(a>b)beginout1<=int1;out2<=int2;end下面語(yǔ)句中，信號(hào)a會(huì)被綜合成（）。reg[5:0]a;always@(posedgeclk)if(ss>10)a<=20;elseif(ss>15)a<=30;寄存器鎖存器連線(xiàn)資源其他程序段如下：reg[3:0]result;case(rega)16'd0:result=4'b1000;16'd1:result=4'b1001;16'd2:result=4'b1010;16'd3:result=4'b1011;default:result=4'b0000;endcase如果rega的值為16'b2，則運(yùn)行程序段后result的值是（）。4'b10104'b10114'b00004'b1000下列有關(guān)VerilogHDL語(yǔ)言中case語(yǔ)句的說(shuō)法，錯(cuò)誤的是（）。case括弧內(nèi)的表達(dá)式稱(chēng)為控制表達(dá)式，case分支項(xiàng)中的表達(dá)式稱(chēng)為分支表達(dá)式。當(dāng)控制表達(dá)式的值與分支表達(dá)式的值相等時(shí)，就執(zhí)行分支表達(dá)式后面的語(yǔ)句。如果所有的分支表達(dá)式的值都沒(méi)有與控制表達(dá)式的值相匹配，就執(zhí)行default后面的語(yǔ)句。case語(yǔ)句所有表達(dá)式的值的位寬不要求完全相等。下列程序段中無(wú)鎖存器的是（）。always@(alord)beginif(al)q<=d;endalways@(alord)beginif(al)q<=d;if(!al)q<=!d;endalways@(alord)beginif(al)q<=d;elseq<=0;endalways@(sel[1:0]oraorb)case(sel[1:0])2'b00:q<=a;2'b11;q<=b;Endcase下列不屬于VerilogHDL中所提供的3種形式的if語(yǔ)句的是（）。if(表達(dá)式）語(yǔ)句if(表達(dá)式1;表達(dá)式2;表達(dá)式3）語(yǔ)句1; else語(yǔ)句2;if(表達(dá)式1)語(yǔ)句1;elseif(表達(dá)式2)語(yǔ)句2;elseif(表達(dá)式3)語(yǔ)句3;elseif(表達(dá)式m)語(yǔ)句m;else語(yǔ)句n;if(表達(dá)式1）語(yǔ)句1;else語(yǔ)句2;下列關(guān)于VerilogHDL中repeat語(yǔ)句的說(shuō)法錯(cuò)誤的是（）。repeat語(yǔ)句可以連續(xù)執(zhí)行一條語(yǔ)句n次。repeat語(yǔ)句的格式為：repeat（判斷表達(dá)式）語(yǔ)句;，或repeat（判斷表達(dá)式）begin多條語(yǔ)句end;。如果repeat后表達(dá)式的值不確定，即為x或z時(shí)，循環(huán)次數(shù)按零處理。repeat循環(huán)語(yǔ)句與重復(fù)事件控制不同。VerilogHDL程序段如下，執(zhí)行后tem的值是（）。parametersize=8;reg[7:0]tem;repeat(size)begintem=tem+1;end0781程序段如下:begin:reg[7:0]tem;count=0;tem=rega;while(tem) begin if(tem[0])count=count+1;tem=tem>>1;endend如果rega的值為8'b10101011，則程序結(jié)束后，count的值是（）。4567下列關(guān)于VerilogHDL中while語(yǔ)句的說(shuō)法錯(cuò)誤的是（）。while循環(huán)語(yǔ)句的語(yǔ)法為：while（condition）procedural_statement。while循環(huán)語(yǔ)句循環(huán)執(zhí)行過(guò)程賦值語(yǔ)句直到指定的條件為假。while循環(huán)語(yǔ)句中的過(guò)程語(yǔ)句至少會(huì)被執(zhí)行一次。如果條件表達(dá)式為x或z，它同樣按0（假）處理。在VerilogHDL語(yǔ)言中，循環(huán)語(yǔ)句for(___;___;___)中三個(gè)參數(shù)依次是（）。循環(huán)變量賦初值；循環(huán)變量增值；循環(huán)結(jié)束條件循環(huán)變量賦初值；循環(huán)結(jié)束條件；循環(huán)變量增值循環(huán)變量增值；循環(huán)變量賦初值；循環(huán)結(jié)束條件循環(huán)結(jié)束條件；循環(huán)變量賦初值；循環(huán)變量增值下列關(guān)于VerilogHDL中for語(yǔ)句的說(shuō)法錯(cuò)誤的是（）。for循環(huán)語(yǔ)句的形式為：for(initial_assignment;condition;step_assignment)procedural_statement。如上所列的for循環(huán)語(yǔ)句的語(yǔ)法，condition條件表達(dá)式指定循環(huán)結(jié)束的情況，只要條件為真，則跳出循環(huán)。如上所列的for循環(huán)語(yǔ)句的語(yǔ)法，step_assignment給出要修改的賦值，通常為增大或減小循環(huán)變量計(jì)數(shù)。循環(huán)語(yǔ)句按照指定的次數(shù)重復(fù)執(zhí)行過(guò)程賦值語(yǔ)句若干次。下列有關(guān)VerilogHDL語(yǔ)言中循環(huán)語(yǔ)句的說(shuō)法，錯(cuò)誤的是（）。forever循環(huán)語(yǔ)句常用于產(chǎn)生周期性波形，與always語(yǔ)句相同，可以獨(dú)立寫(xiě)在程序中。repeat語(yǔ)句可連續(xù)執(zhí)行一條語(yǔ)句n次，格式為：repeat(表達(dá)式)語(yǔ)句;或repeat(表達(dá)式)begin多條語(yǔ)句end。while語(yǔ)句可以執(zhí)行一條語(yǔ)句直到某個(gè)條件不滿(mǎn)足，此語(yǔ)句也可能一次不被執(zhí)行。for語(yǔ)句的一般形式為：for(表達(dá)式1;表達(dá)式2;表達(dá)式3）語(yǔ)句。下列VerilogHDL語(yǔ)言中for循環(huán)語(yǔ)句的執(zhí)行步驟正確的是（）。a給控制循環(huán)次數(shù)的變量賦初值。b執(zhí)行一條賦值語(yǔ)句來(lái)修正控制循環(huán)變量次數(shù)的變量的值，然后返回上一步。c判定控制循環(huán)的表達(dá)式的值，如為假則跳出循環(huán)語(yǔ)句，如為真則執(zhí)行指定的語(yǔ)句后，轉(zhuǎn)入下一步。abcacbcbacab下列有關(guān)任務(wù)（task）語(yǔ)句的說(shuō)法，錯(cuò)誤的是（）。任務(wù)可以支持多種目的，也可以計(jì)算多個(gè)結(jié)果值，這些結(jié)果值通過(guò)被調(diào)用的任務(wù)的輸出或總線(xiàn)端口送出。如果傳給任務(wù)的變量值與任務(wù)完成后接受結(jié)果的變量已定義，就可以用一條語(yǔ)句啟動(dòng)任務(wù)，任務(wù)完成后控制就傳回啟動(dòng)過(guò)程。任務(wù)可以啟動(dòng)其他的任務(wù)，其他的任務(wù)又可以啟動(dòng)別的任務(wù)，可以啟動(dòng)的任務(wù)數(shù)沒(méi)有限制。如果任務(wù)內(nèi)部有定時(shí)控制，則啟動(dòng)的時(shí)間必須與控制返回的時(shí)間相同。下列有關(guān)任務(wù)（task）語(yǔ)句的說(shuō)法，錯(cuò)誤的是（）。任務(wù)定義的形式是：tasktask_id;[declarations]procedural_statementendtask。任務(wù)必須存在參數(shù)，值通過(guò)參數(shù)傳入與傳出任務(wù)。任務(wù)的輸入與輸出在任務(wù)開(kāi)始處聲明，這些輸入與輸出的順序決定了它們?cè)谌蝿?wù)調(diào)用中的順序。任務(wù)調(diào)用語(yǔ)句中參數(shù)列表必須與任務(wù)定義中的輸入、輸出與輸入輸出參數(shù)說(shuō)明的順序匹配。下列有關(guān)函數(shù)（FUNCTION）語(yǔ)句的說(shuō)法，錯(cuò)誤的是（）。函數(shù)只能返回一個(gè)值，內(nèi)部可以包含時(shí)延與時(shí)序控制。函數(shù)不可調(diào)用其他任務(wù)，但可以調(diào)用其他函數(shù)。函數(shù)必須帶有至少一個(gè)輸入，在函數(shù)中允許沒(méi)有輸出或輸入輸出說(shuō)明。函數(shù)定義中聲明的所有局部寄存器都是靜態(tài)的，函數(shù)中局部寄存器在函數(shù)的多個(gè)調(diào)用之間保持它們的值。在VerilogHDL語(yǔ)言中，下列有關(guān)函數(shù)（FUNCTION）語(yǔ)句的說(shuō)法，錯(cuò)誤的是（）。函數(shù)的說(shuō)明部分可以在模塊說(shuō)明中的任何位置出現(xiàn)，函數(shù)的輸入是由輸入說(shuō)明指定。如果函數(shù)說(shuō)明部分中沒(méi)有指定函數(shù)的取值范圍，則其缺省的函數(shù)值為1位二進(jìn)制數(shù)。函數(shù)的定義蘊(yùn)含聲明了與函數(shù)同名的，函數(shù)內(nèi)部的寄存器，函數(shù)的定義把函數(shù)返回值所賦值寄存器的名稱(chēng)初始化為與函數(shù)同名的內(nèi)部變量。函數(shù)中必須有輸出或輸入輸出說(shuō)明。下列有關(guān)VerilogHDL語(yǔ)言中task與function說(shuō)明語(yǔ)句的比較，說(shuō)法錯(cuò)誤的是（）。函數(shù)只能與主模塊共用同一個(gè)仿真時(shí)間單位，而任務(wù)可以定義自己的仿真時(shí)間單位。函數(shù)不能啟動(dòng)任務(wù)，而任務(wù)能啟動(dòng)其他任務(wù)與函數(shù)。函數(shù)與任務(wù)都至少要有一個(gè)輸入變量。函數(shù)返回一個(gè)值，而任務(wù)則不返回值。VerilogHDL語(yǔ)言中task與function說(shuō)明語(yǔ)句的使用語(yǔ)法如下，錯(cuò)誤的是（）。任務(wù)的定義語(yǔ)法：task<任務(wù)名>;<端口及數(shù)據(jù)類(lèi)型聲明語(yǔ)句><語(yǔ)句1><語(yǔ)句2>...<語(yǔ)句n>endtask任務(wù)的調(diào)用語(yǔ)法：<任務(wù)名>(端口1;端口2;...;端口n);函數(shù)定義的語(yǔ)法：function<返回值的類(lèi)型或范圍>(函數(shù)名);<端口說(shuō)明語(yǔ)句><變量類(lèi)型說(shuō)明語(yǔ)句>begin<語(yǔ)句>...endendfunction函數(shù)調(diào)用語(yǔ)法：<函數(shù)名>（expr1,expr2,...,exprn)下列關(guān)于VerilogHDL語(yǔ)言的系統(tǒng)任務(wù)$monitor的說(shuō)法，錯(cuò)誤的是（）。在任意時(shí)刻對(duì)于特定的變量可以有多個(gè)監(jiān)控任務(wù)被激活。$monitoroff與$monitoron分別可以禁止與使能所有監(jiān)控任務(wù)。任務(wù)$monitor提供了監(jiān)控與輸出參數(shù)列表中的表達(dá)式或變量值的功能。參數(shù)列表中輸出控制格式字符串與輸出表列的規(guī)則與$display中的一樣。VerilogHDL程序段如下，則輸出樣本格式正確的是（）。initial$monitor("At%t,D=%d,clk=%d",$time,D,clk);D=x,clk=xAt24,D=x,clk=1At%t,D=%d,clk=%dAt35D=xclk=1下列關(guān)于VerilogHDL語(yǔ)言中時(shí)間度量系統(tǒng)函數(shù)$time的說(shuō)法錯(cuò)誤的是（）。$time可以返回一個(gè)以64位的整數(shù)來(lái)表示當(dāng)前的仿真時(shí)刻值。$time顯示時(shí)刻不受時(shí)間尺度比例的影響。因?yàn)?time總是輸出整數(shù)，所以在輸出經(jīng)過(guò)尺度比例變換的數(shù)字輸出時(shí)，要先進(jìn)行取整。仿真時(shí)刻值是以模塊的仿真時(shí)間尺度為基準(zhǔn)的。在VerilogHDL語(yǔ)言中，有下列程序塊，則輸出是（）。'timescale10ns/1nsmoduletest;regset;parameterp=1.6;initialbegin$monitor($time,,"set=",set);#pset=0;#pset=1;endendmodule0set=x1.6set=03.2set=10set=x2set=03set=10set=01.6set=03.2set=10set=02set=03set=1下列關(guān)于VerilogHDL語(yǔ)言中系統(tǒng)任務(wù)$finish的說(shuō)法錯(cuò)誤的是（）。系統(tǒng)任務(wù)$finish的作用是退出仿真器，返回主操作系統(tǒng)，結(jié)束仿真過(guò)程。$finish可以帶參數(shù)，根據(jù)參數(shù)的值輸出不同的特征信息。如果$finish不帶參數(shù)，默認(rèn)$finish的參數(shù)為0。$finish的參數(shù)值1可以使系統(tǒng)輸出當(dāng)前仿真時(shí)刻與位置。下列關(guān)于VerilogHDL語(yǔ)言中系統(tǒng)任務(wù)$finish的說(shuō)法錯(cuò)誤的是（）。$finish的作用是退出仿真器，可以帶參數(shù)或者省略參數(shù)。參數(shù)0使系統(tǒng)不輸出任何信息。參數(shù)1使系統(tǒng)輸出當(dāng)前仿真時(shí)刻與位置。參數(shù)2使系統(tǒng)輸出當(dāng)前仿真時(shí)刻，位置及cpu時(shí)間的統(tǒng)計(jì)。下列關(guān)于VerilogHDL語(yǔ)言中系統(tǒng)任務(wù)$stop的說(shuō)法錯(cuò)誤的是（）。$stop任務(wù)的作用是把EDK工具（例如仿真器）置成暫停模式。使用此任務(wù)，在仿真環(huán)境下給出一個(gè)交互式的命令提示符，將控制權(quán)交給用戶(hù)。這個(gè)任務(wù)可以帶有參數(shù)表達(dá)式。任務(wù)帶的參數(shù)值越大，輸出的信息越少。下列關(guān)于VerilogHDL語(yǔ)言中系統(tǒng)任務(wù)$stop的說(shuō)法錯(cuò)誤的是（）。該任務(wù)的作用是把仿真器置成暫停模式，在仿真環(huán)境下將控制權(quán)交給用戶(hù)。該任務(wù)使用是必須帶有參數(shù)，否則任務(wù)調(diào)用失敗。該任務(wù)根據(jù)參數(shù)值給出不同的信息。該任務(wù)帶的參數(shù)值越大，輸出的信息越多。下列關(guān)于VerilogHDL語(yǔ)言中系統(tǒng)任務(wù)$readmemb與$readmemh的說(shuō)法錯(cuò)誤的是（）。$readmemb與$readmemh用來(lái)從文件中讀取數(shù)據(jù)到存儲(chǔ)器中。這兩個(gè)任務(wù)只能在仿真開(kāi)始時(shí)刻被執(zhí)行。被讀取的數(shù)據(jù)文件中的數(shù)字不能包含位寬說(shuō)明與格式說(shuō)明。被讀取的數(shù)據(jù)文件的內(nèi)容只能包含：空白位置、注釋行、二進(jìn)制或十六進(jìn)制的數(shù)字。下列關(guān)于VerilogHDL語(yǔ)言中系統(tǒng)任務(wù)$readmemb與$readmemh的說(shuō)法錯(cuò)誤的是（）。對(duì)于$readmemb系統(tǒng)任務(wù)，每個(gè)數(shù)字必須是十六進(jìn)制，對(duì)于$readmemh系統(tǒng)任務(wù)，每個(gè)數(shù)字必須是二進(jìn)制數(shù)字。文件中的數(shù)字必須用空白位置或注釋行來(lái)分隔開(kāi)。數(shù)字中不定值x、高阻值z(mì)，與下劃線(xiàn)“_”的使用方法及代表的意義與一般VerilogHDL程序中的用法及意義相同。當(dāng)數(shù)據(jù)文件被讀取時(shí)，每個(gè)被讀取的數(shù)字都被存放到地址連續(xù)的存儲(chǔ)器單元中去。下列關(guān)于VerilogHDL語(yǔ)言中系統(tǒng)任務(wù)$random的說(shuō)法錯(cuò)誤的是（）。此系統(tǒng)函數(shù)提供了一個(gè)產(chǎn)生隨機(jī)數(shù)的手段。當(dāng)函數(shù)被調(diào)用時(shí)返回一個(gè)32位的無(wú)符號(hào)的整型數(shù)。利用這個(gè)系統(tǒng)函數(shù)可以產(chǎn)生隨機(jī)脈沖序列或?qū)挾入S機(jī)的脈沖序列，以用于電路測(cè)試。$random一般的用法是：$random%b,其中b>0。VerilogHDL語(yǔ)句“reg[23:0]rand;rand=$random%60;”，則產(chǎn)生的隨機(jī)數(shù)范圍是（）。-59~590~59-60~600~60下列關(guān)于VerilogHDL語(yǔ)言中宏定義`define語(yǔ)句的說(shuō)法錯(cuò)誤的是（）。宏定義`define語(yǔ)句的作用是用一個(gè)指定的標(biāo)識(shí)符（即名字）來(lái)代表一個(gè)字符串。一般形式為：`define標(biāo)識(shí)符（宏名）字符串（宏內(nèi)容）。宏名只能使用大寫(xiě)字母來(lái)表示。`define命令可以出現(xiàn)在模塊定義里面，也可以出現(xiàn)在模塊定義外面。下列VerilogHDL程序塊，進(jìn)過(guò)宏展開(kāi)后，assign語(yǔ)句是()。moduletest;rega,b,c;wireout;`defineaaa+b`defineccc+`aaassignout=`cc;assignout