數(shù)字電路實(shí)驗(yàn)封面教材

數(shù)字電子技術(shù)基礎(chǔ)實(shí)驗(yàn)指導(dǎo)書2017年6月實(shí)驗(yàn)?zāi)夸汿TL集成邏輯門的參數(shù)的測(cè)試實(shí)驗(yàn)集電極開路門電路及三態(tài)門電路的研究實(shí)驗(yàn)CMOS傳輸門應(yīng)用實(shí)驗(yàn)用小規(guī)模集成電路進(jìn)行組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)編碼器和譯碼器實(shí)驗(yàn)數(shù)據(jù)選擇器應(yīng)用實(shí)驗(yàn)數(shù)據(jù)選擇器和數(shù)據(jù)分配器應(yīng)用實(shí)驗(yàn)觸發(fā)器基本功能測(cè)試實(shí)驗(yàn)同步時(shí)序電路邏輯設(shè)計(jì)實(shí)驗(yàn)任意進(jìn)制分頻器實(shí)驗(yàn)集成移位寄存器應(yīng)用實(shí)驗(yàn)555定時(shí)器典型應(yīng)用實(shí)驗(yàn)拔河游戲機(jī)01TTL集成邏輯門的邏輯功能與參數(shù)測(cè)試實(shí)驗(yàn)?zāi)康恼莆誘TL集成與非門的邏輯功能和主要參數(shù)的測(cè)試方法掌握TTL器件的使用規(guī)則進(jìn)一步熟悉數(shù)字電路實(shí)驗(yàn)裝置的結(jié)構(gòu)，基本功能和使用方法實(shí)驗(yàn)原理（a）(b)圖1-174LS20邏輯框圖、邏輯符號(hào)及引腳排列與非門的邏輯功能與非門的邏輯功能是：當(dāng)輸入端有一個(gè)或一個(gè)以上是低電平時(shí)，輸出端為高電平；只有當(dāng)輸入端全部為高電平時(shí)，輸出端才是低電平（即有“0”得“1”，全“1”得“0”。）其邏輯表達(dá)式為Y＝TTL與非門的主要參數(shù)(1)低電平輸出電源電流ICCL和高電平輸出電源電流ICCH與非門處于不同的工作狀態(tài)，電源提供的電流是不同的。ICCL是指所有輸入端懸空，輸出端空載時(shí)，電源提供器件的電流。ICCH是指輸出端空截，每個(gè)門各有一個(gè)以上的輸入端接地，其余輸入端懸空，電源提供給器件的電流。通常ICCL＞ICCH，它們的大小標(biāo)志著器件靜態(tài)功耗的大小。器件的最大功耗為PCCL＝VCCICCL。手冊(cè)中提供的電源電流和功耗值是指整個(gè)器件總的電源電流和總的功耗。ICCL和ICCH測(cè)試電路如圖1－2(a)、(b)所示。的范圍內(nèi)工作，超過(guò)5.5V將損壞器件；低于4.5V器件的邏輯功能將不正常。(a)(b)(c)(d)圖1-2TTL與非門靜態(tài)參數(shù)測(cè)試電路圖(2)低電平輸入電流IiL和高電平輸入電流IiH。IiL是指被測(cè)輸入端接地，其余輸入端懸空，輸出端空載時(shí)，由被測(cè)輸入端流出的電流值。在多級(jí)門電路中，IiL相當(dāng)于前級(jí)門輸出低電平時(shí)，后級(jí)向前級(jí)門灌入的電流，因此它關(guān)系到前級(jí)門的灌電流負(fù)載能力，即直接影響前級(jí)門電路帶負(fù)載的個(gè)數(shù)，因此希望IiL小些。IiH是指被測(cè)輸入端接高電平，其余輸入端接地，輸出端空載時(shí)，流入被測(cè)輸入端的電流值。在多級(jí)門電路中，它相當(dāng)于前級(jí)門輸出高電平時(shí)，前級(jí)門的拉電流負(fù)載，其大小關(guān)系到前級(jí)門的拉電流負(fù)載能力，希望IiH小些。由于IiH較小，難以測(cè)量，一般免于測(cè)試。IiL與IiH的測(cè)試電路如圖1-2(c)、(d)所示。(3)扇出系數(shù)NO扇出系數(shù)NO是指門電路能驅(qū)動(dòng)同類門的個(gè)數(shù)，它是衡量門電路負(fù)載能力的一個(gè)參數(shù)，TTL與非門有兩種不同性質(zhì)的負(fù)載，灌電流負(fù)載和拉電流負(fù)載，因此有兩種扇出系數(shù)，即低電平扇出系數(shù)NOL和高電平扇出系數(shù)NOH。通常IiH＜IiL，則NOH＞NOL，常以NOL作為門的扇出系數(shù)。NOL的測(cè)試電路如圖1-3所示，門的輸入端全部懸空，輸出端接灌電流負(fù)載RL，調(diào)節(jié)RL使IOL增大，VOL隨之增高，當(dāng)VOL達(dá)到VOLm（手冊(cè)中規(guī)定低電平規(guī)范值0.4V）時(shí)的IOL就是允許灌入的最大負(fù)載電流，則：(4)電壓傳輸特性門的輸出電壓vO隨輸入電壓vi而變化的曲線vo＝f(vi)稱為門的電壓傳輸特性，通過(guò)它可讀得門電路的一些重要參數(shù)，如輸出高電平VOH、輸出低電平VOL、關(guān)門電平VOff、開門電平VON、閾值電平VT及抗干擾容限VNL、VNH等值。測(cè)試電路如圖1-4所示，采用逐點(diǎn)測(cè)試法，即調(diào)節(jié)RW，逐點(diǎn)測(cè)得Vi及VO，然后繪成曲線。圖1-3扇出系數(shù)試測(cè)電路圖1-4傳輸特性測(cè)試電路(5)平均傳輸延遲時(shí)間tpdtpd是衡量門電路開關(guān)速度的參數(shù)，它是指輸出波形邊沿的0.5Vm至輸入波形對(duì)應(yīng)邊沿0.5Vm點(diǎn)的時(shí)間間隔，如圖1-5所示。(a)傳輸延遲特性(b)tpd的測(cè)試電路圖1-5圖1-5(a)中的tpdL為導(dǎo)通延遲時(shí)間，tpdH為截止延遲時(shí)間，平均傳輸延遲時(shí)間為tpd的測(cè)試電路如圖1－5(b)所示，由于TTL門電路的延遲時(shí)間較小，直接測(cè)量時(shí)對(duì)信號(hào)發(fā)生器和示波器的性能要求較高，故實(shí)驗(yàn)采用測(cè)量由奇數(shù)個(gè)與非門組成的環(huán)形振蕩器的振蕩周期T來(lái)求得。其工作原理是：假設(shè)電路在接通電源后某一瞬間，電路中的A點(diǎn)為邏輯“1”，經(jīng)過(guò)三級(jí)門的延遲后，使A點(diǎn)由原來(lái)的邏輯“1”變?yōu)檫壿嫛?”；再經(jīng)過(guò)三級(jí)門的延遲后，A點(diǎn)電平又重新回到邏輯“1”。電路中其它各點(diǎn)電平也跟隨變化。說(shuō)明使A點(diǎn)發(fā)生一個(gè)周期的振蕩，必須經(jīng)過(guò)6級(jí)門的延遲時(shí)間。因此平均傳輸延遲時(shí)間為TTL電路的tpd一般在10nS～40nS之間。74LS20主要電參數(shù)規(guī)范如表1-1所示表1-1參數(shù)名稱和符號(hào)規(guī)范值單位測(cè)試條件直流參數(shù)通導(dǎo)電源電流ICCL＜14mAVCC＝5V，輸入端懸空，輸出端空載截止電源電流ICCH＜7mAVCC＝5V，輸入端接地，輸出端空載低電平輸入電流IiL≤1.4mAVCC＝5V，被測(cè)輸入端接地，其他輸入端懸空，輸出端空載高電平輸入電流IiH＜50μAVCC＝5V，被測(cè)輸入端Vin＝2.4V，其他輸入端接地，輸出端空載。＜1mAVCC＝5V，被測(cè)輸入端Vin＝5V，其他輸入端接地，輸出端空載。輸出高電平VOH≥3.4VVCC＝5V，被測(cè)輸入端Vin＝0.8V，其他輸入端懸空，IOH＝400μA。輸出低電平VOL＜0.3VVCC＝5V，輸入端Vin＝2.0V，IOL＝12.8mA。扇出系數(shù)NO4～8V同VOH和VOL交流參數(shù)平均傳輸延遲時(shí)間tpd≤20nsVCC＝5V，被測(cè)輸入端輸入信號(hào)：Vin＝3.0V，f＝2MHz。實(shí)驗(yàn)參考電路與非門主要參數(shù)IiL、IiH、ICCL、ICCH、NO、tpd、測(cè)試如圖1-2、圖1-3、圖1-5。實(shí)驗(yàn)預(yù)習(xí)要求預(yù)習(xí)相關(guān)TTL與非門的電路原理和邏輯功能。了解與非門參數(shù)測(cè)試方法及參數(shù)定義。實(shí)驗(yàn)內(nèi)容與步驟1.驗(yàn)證與非門74LS00的邏輯功能。將與非門的兩輸入端分別接到4位輸入器的開關(guān)上，輸出端接4位輸出器的邏輯指示燈上，并用萬(wàn)用表測(cè)量輸出電壓。按表1-2琢項(xiàng)測(cè)量并驗(yàn)證其邏輯功能，測(cè)量結(jié)果填入表中。表1-2輸入端輸出端K1K2LED指示電壓表測(cè)量00011011表1-2分別按圖1-2、圖1-3、圖1-5接線，測(cè)出與非門的主要參數(shù)IiL、IiH、ICCL、ICCH、NO、tpd，并將測(cè)試結(jié)果填入表1-3中表1-3與非門主要參數(shù)IiLIiHICCLICCHNO測(cè)量值測(cè)試與非門的電壓傳輸特性按圖1-4接線，調(diào)節(jié)電位器RW，使Ui分別為表1-4中各值，逐點(diǎn)測(cè)量Ui和Uo的值，將數(shù)據(jù)填入表中。表1-4Ui（V）0.20.31.01.21.31.351.41.52.02.43.03.54.04.5Uo（V）實(shí)驗(yàn)注意事項(xiàng)1.雙列直插式集成芯片插入方法要正確，有定位缺口標(biāo)記的對(duì)準(zhǔn)IC插座上的缺口標(biāo)記。2.根據(jù)不同的實(shí)驗(yàn)內(nèi)容連接實(shí)驗(yàn)電路圖，正確地連接電阻、電壓表、電流表和示波器等。注意具體的布線原則和方法，器件和連線都要插牢，不能松動(dòng)，否則實(shí)驗(yàn)無(wú)法進(jìn)行。3.測(cè)量IOL時(shí)，灌入輸出端的電流不要超過(guò)20mA，否則將要損壞器件。4.在測(cè)量平均功耗P時(shí)，由于一片74LS00器件上有四個(gè)與非門，所以一個(gè)門的功耗為測(cè)試值除以4。TTL集成電路使用注意事項(xiàng)1.接插集成塊時(shí)，要認(rèn)清定位標(biāo)記，不得插反。2.。電源極性絕對(duì)不允許接錯(cuò)。3.閑置輸入端處理方法(1)懸空，相當(dāng)于正邏輯“1”，對(duì)于一般小規(guī)模集成電路的數(shù)據(jù)輸入端，實(shí)驗(yàn)時(shí)允許懸空處理。但易受外界干擾，導(dǎo)致電路的邏輯功能不正常。因此，對(duì)于接有長(zhǎng)線的輸入端，中規(guī)模以上的集成電路和使用集成電路較多的復(fù)雜電路，所有控制輸入端必須按邏輯要求接入電路，不允許懸空。(2)直接接電源電壓VCC（也可以串入一只1～10KΩ的固定電阻）或接至某一固定電壓(＋2.4≤V≤4.5V)的電源上，或與輸入端為接地的多余與非門的輸出端相接。(3)若前級(jí)驅(qū)動(dòng)能力允許，可以與使用的輸入端并聯(lián)。4.輸入端通過(guò)電阻接地，電阻值的大小將直接影響電路所處的狀態(tài)。當(dāng)R≤680Ω時(shí)，輸入端相當(dāng)于邏輯“0”；當(dāng)R≥4.7KΩ時(shí)，輸入端相當(dāng)于邏輯“1”。對(duì)于不同系列的器件，要求的阻值不同。5.輸出端不允許并聯(lián)使用（集電極開路門(OC)和三態(tài)輸出門電路(3S)除外）。否則不僅會(huì)使電路邏輯功能混亂，并會(huì)導(dǎo)致器件損壞。6.輸出端不允許直接接地或直接接＋5V電源，否則將損壞器件，有時(shí)為了使后級(jí)電路獲得較高的輸出電平，允許輸出端通過(guò)電阻R接至Vcc，一般取R＝3～5.1KΩ。實(shí)驗(yàn)設(shè)備和器材名稱數(shù)量型號(hào)雙蹤示波器 1臺(tái) 學(xué)校自備直流電源 1臺(tái) 5V適配器 1只 SD128B14芯IC插座 1只 SD1434位輸入器 1只 SD1014位輸出器 1只 SD102B電阻模塊 1只 SD150多圈電位器模塊 1只 SD153集成芯片 若干 74LS00連接導(dǎo)線 若干 P2實(shí)驗(yàn)用6孔插件方板 297mm×300mm實(shí)驗(yàn)思考題1.門電路的帶負(fù)載能力是什么？2.測(cè)量扇出系數(shù)NO的原理是什么？3.在什么情況下與非門可以輸出高電平或低電平？氣電壓值分別為多少？實(shí)驗(yàn)報(bào)告要求列出實(shí)測(cè)與非門功能的數(shù)據(jù)，試討論其邏輯關(guān)系。記錄整理實(shí)驗(yàn)所測(cè)數(shù)據(jù)，并對(duì)測(cè)試結(jié)果進(jìn)行分析整理。在坐標(biāo)紙上繪制實(shí)測(cè)的電壓傳輸特性曲線?；卮鹚伎碱}。02集電極門開路門電路及三態(tài)門電路的研究實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康氖煜ぜ姌O開路（OC）門及三態(tài)（TSL）門的邏輯功能和使用方法掌握三態(tài)門構(gòu)成總線的特點(diǎn)及方法掌握集電極負(fù)載電阻RL對(duì)OC門電路輸出的影響。實(shí)驗(yàn)原理集電極開路門和三態(tài)輸出門電路是兩種特殊的TTL門電路。（1）集電極開路門在數(shù)字系統(tǒng)中，有時(shí)需要將兩個(gè)或兩個(gè)以上集成邏輯門的輸出端相連，從而實(shí)現(xiàn)輸出相與（線與）的功能，這樣在使用門電路組合各種邏輯電路時(shí)，可以很大程度地簡(jiǎn)化電路。由于推拉式輸出結(jié)構(gòu)的TTL門電路不允許將不同邏輯門的輸出端直接并接使用，為使TTL門電路實(shí)現(xiàn)“線與”功能，常把電路中的輸出級(jí)改為集電極開路結(jié)構(gòu)，簡(jiǎn)稱OC（OpenCollector）結(jié)構(gòu)。本實(shí)驗(yàn)所用OC與非門型號(hào)為四—2輸入與非門74LS01，電路結(jié)構(gòu)及引腳排列圖，如圖2-1所示。圖2-1集電極開路與非門電路結(jié)構(gòu)及74LS01引腳排列從圖2-1可見，集電極開路門電路與推拉式輸出結(jié)構(gòu)的TTL門電路區(qū)別在于：當(dāng)輸出三極管T4管截止時(shí)，OC門的輸出端Y處于高阻狀態(tài)，而推拉式輸出結(jié)構(gòu)TTL門的輸出為高電平。所以實(shí)際應(yīng)用時(shí)，若希望T4管截止時(shí)OC門也能輸出高電平，必須在輸出端外接上拉電阻RL至電源V′cc。電阻RL和電源V’cc的數(shù)值選擇必須保證OC門輸出的高、低電平符合邏輯要求，同時(shí)T4的灌電流負(fù)載不能過(guò)大，以免造成OC門受損。假設(shè)將n個(gè)OC門的輸出端并聯(lián)“線與”，負(fù)載是m個(gè)TTL與非門的輸入端，為了保證OC門的輸出電平符合邏輯要求，OC門外接負(fù)載電阻RL的數(shù)值應(yīng)介于與RLmax和RLmin所規(guī)定的范圍值之間。其中上拉電阻最大值：RLmax=；上拉電阻最小值RLmin=RL值不能選得過(guò)大，否則OC門的輸出高電平可能小于UOHmin；RL值也不可太小，否則OC門輸出低電平時(shí)的灌電流可能超過(guò)最大允許的負(fù)載電流IOLmax。式中UOH：OC門輸出高電平；UOL：OC門輸出低電平；V’cc：負(fù)載電阻RL所接的外接電源電壓；m：接入電路的負(fù)載門輸入端個(gè)數(shù)；n：“線與”輸出的OC門的個(gè)數(shù)；m’：負(fù)載門的個(gè)數(shù)；IiH：負(fù)載門高電平輸入電流；IiL：負(fù)載門低電平輸入電流；IOLmax：OC門導(dǎo)通時(shí)允許的最大負(fù)載電流；IOH：OC門輸出截止時(shí)的漏電流。OC門電路應(yīng)用范圍較廣泛，利用電路的“線與”特性，可以方便地實(shí)現(xiàn)某些特定的邏輯功能，例如：把兩個(gè)以上OC結(jié)構(gòu)的與非門“線與”可完成“與或非”的邏輯功能；實(shí)現(xiàn)電平的轉(zhuǎn)換等任務(wù)。（2）三態(tài)輸出門三態(tài)輸出門（簡(jiǎn)稱三態(tài)門）的電路結(jié)構(gòu)是在普通門電路的基礎(chǔ)上附加控制電路而構(gòu)成的。圖2-2為三態(tài)門電路結(jié)構(gòu)及引腳排列圖。圖2-2三態(tài)門電路結(jié)構(gòu)和74LS125引腳排列圖圖2-2中，為三態(tài)使能端，當(dāng)＝“1”時(shí)，電路輸出Y呈現(xiàn)高阻狀態(tài)；當(dāng)＝“0”時(shí)，實(shí)現(xiàn)Y=A的邏輯功能，即為低電平有效，本實(shí)驗(yàn)采用三態(tài)門的型號(hào)為74LS125三態(tài)輸出四總線緩沖器。圖2-2為74LS125的引腳排列圖，表2-1為其功能表。表2-1三態(tài)門的功能表輸入輸出AY0001011101高阻態(tài)從表2-1中可看出，在三態(tài)使能端的控制下，輸出端Y有三種可能出現(xiàn)的狀態(tài)：高阻態(tài)、關(guān)態(tài)（高電平）、開態(tài)（低電平）。在數(shù)字系統(tǒng)中，為了能在同一條線路上分時(shí)傳遞若干個(gè)門電路的輸出信號(hào)，減少各個(gè)單元電路之間連線數(shù)目，常采用總線結(jié)構(gòu)，如圖2-3所示。而三態(tài)門電路的主要應(yīng)用之一是能實(shí)現(xiàn)總線傳輸。圖2-3三態(tài)門接成總線結(jié)構(gòu)電原理圖只要在工作時(shí)控制各個(gè)三態(tài)門的端輪流有效、且在任何時(shí)刻僅有一個(gè)有效，就可以把A1，A2，…，An信號(hào)分時(shí)輪流通過(guò)總線進(jìn)行傳送。實(shí)驗(yàn)參考電路OC門實(shí)現(xiàn)“線與”邏輯；OC門實(shí)現(xiàn)電平轉(zhuǎn)換；三態(tài)門實(shí)現(xiàn)總線傳輸。圖2-4OC門實(shí)現(xiàn)“線與”邏輯電原理圖圖2-5OC門實(shí)現(xiàn)電平轉(zhuǎn)換電原理圖圖2-6三態(tài)門實(shí)現(xiàn)總線傳輸電原理圖實(shí)驗(yàn)預(yù)習(xí)要求復(fù)習(xí)TTL集電極開路門和三態(tài)輸出門的工作原理及應(yīng)用了解所用集成芯片：74LS01，74LS125的功能及外部接線;分析圖2-4中OC門的上拉負(fù)載電阻的阻值范圍，確定實(shí)驗(yàn)所選電阻值;試用74LS01OC門電路實(shí)現(xiàn)下列函數(shù)：;畫出電路原理圖;(6)完成各項(xiàng)實(shí)驗(yàn)內(nèi)容的理論計(jì)算。實(shí)驗(yàn)內(nèi)容及步驟按預(yù)習(xí)要求（3）設(shè)計(jì)的電路連線，輸入A，B，C和使能E接邏輯開關(guān)，輸出L接邏輯指示燈。測(cè)試電路的邏輯功能。4016的VSS端接參考地，VDD接5V。OC門應(yīng)用按圖2-4連接實(shí)驗(yàn)電路，用兩個(gè)集電極開路與非門“線與”后驅(qū)動(dòng)一個(gè)TTL非門。負(fù)載電阻RL用一只200Ω電阻和100kΩ電位器串聯(lián)而成，用實(shí)驗(yàn)方法確定RLmax和RLmin的阻值，并和理論計(jì)算值相比較。填入表2-2中。理論值測(cè)量值RLRLmaxRLmin表2-2負(fù)載電阻RL的測(cè)定按預(yù)習(xí)內(nèi)容（4）連接電路，驗(yàn)證邏輯功能。用OC門電路作TTL→CMOS電路接口的研究，按圖2-5接線，實(shí)現(xiàn)電平轉(zhuǎn)換。在電路輸入端加不同的邏輯電平值，用萬(wàn)用表測(cè)量與非門輸出端C端、OC門輸出端D端及CMOS輸出端E端的電壓值。將測(cè)量結(jié)果填入表2-3中。在電路輸入端加10kHz的方波信號(hào)，用示波器觀察C，D，E各點(diǎn)的波形，并記錄。表2-3電平測(cè)試數(shù)據(jù)表輸入U(xiǎn)C(V)UD(V)UE(V)AB00011011三態(tài)輸出門按表2-1測(cè)量74LS125三態(tài)輸出門的邏輯功能。將三態(tài)門輸入端接數(shù)字邏輯實(shí)驗(yàn)箱上的邏輯開關(guān)，使能端接單脈沖源，輸出端接LED指示器，按表2-1逐項(xiàng)測(cè)試其邏輯功能。試用74LS125實(shí)現(xiàn)總線傳輸。實(shí)驗(yàn)電路原理如圖2-6所示。先將三個(gè)三態(tài)門的使能端都接高電平“1”，觀察Y端輸出；然后分別將使能端接低電平“0”，觀察總線的邏輯狀態(tài)。實(shí)驗(yàn)注意事項(xiàng)在進(jìn)行OC門線與實(shí)驗(yàn)時(shí)，一定要先計(jì)算出RL值，再繼續(xù)實(shí)驗(yàn)。在做電平轉(zhuǎn)換實(shí)驗(yàn)時(shí)，不能將OC門的工作電源接到12V上，以免燒壞器件。在做三態(tài)門實(shí)現(xiàn)總線實(shí)驗(yàn)時(shí)，三個(gè)三態(tài)門的使能端，不能有一個(gè)以上同時(shí)加低電平“0”，否則會(huì)使電路出錯(cuò)。CMOS集成電路的多余輸入端絕對(duì)不能懸空，否則會(huì)引入干擾導(dǎo)致電路輸出狀態(tài)不確定。實(shí)驗(yàn)設(shè)備和器材名稱數(shù)量型號(hào)雙蹤示波器 1臺(tái) 學(xué)校自備函數(shù)信號(hào)發(fā)生器 1臺(tái) 學(xué)校自備直流電源 1臺(tái) 5V適配器 1只 SD128B14芯IC插座 3只 SD1434位輸入器 1只 SD1014位輸出器 1只 SD102B電阻模塊 2只 SD150多圈電位器模塊 1只 SD153C集成芯片 若干 74LS0074LS0174LS0474LS125連接導(dǎo)線 若干 P2實(shí)驗(yàn)用6孔插件方板 297mm×300mm實(shí)驗(yàn)思考題OC門外接負(fù)載電阻的選取方法是什么？如果OC門負(fù)載電阻RL的阻值超出RLmax～RLmin之間，將產(chǎn)生什么影響？對(duì)電路有何影響？三態(tài)門輸出有哪三種狀態(tài)，其中哪種狀態(tài)具有隔離作用？實(shí)驗(yàn)報(bào)告要求畫出實(shí)驗(yàn)內(nèi)容中實(shí)驗(yàn)邏輯圖，并標(biāo)明有關(guān)外接元件值。整理實(shí)驗(yàn)數(shù)據(jù)，分析實(shí)驗(yàn)結(jié)果，按要求填寫表格。03CMOS傳輸門實(shí)驗(yàn)應(yīng)用實(shí)驗(yàn)?zāi)康恼莆誄MOS傳輸門的功能特點(diǎn)及應(yīng)用方法。了解用CMOS傳輸門實(shí)現(xiàn)邏輯運(yùn)算功能的方法。了解用CMOS傳輸門實(shí)現(xiàn)程控選頻、程控放大的原理。進(jìn)一步練習(xí)信號(hào)幅度和周期的測(cè)量方法。實(shí)驗(yàn)原理CMOS傳輸門TG（TransmissionGate）是由邏輯信號(hào)控制的電子開關(guān)，當(dāng)控制信號(hào)為有效邏輯電平時(shí)，開關(guān)接通，為無(wú)效電平時(shí)，開關(guān)斷開。（1）TG的電路結(jié)構(gòu)CMOS傳輸門由兩個(gè)源、漏極結(jié)構(gòu)相同的互補(bǔ)MOS并聯(lián)，如圖3-1所示。源極、漏極互相連接構(gòu)成輸入或輸出端，由于結(jié)構(gòu)相同，所以兩端可以互換。兩個(gè)MOS管的開啟電壓絕對(duì)值相同（VTN=∣VTP∣=VT），柵極由互補(bǔ)的邏輯信號(hào)C,控制，C控制NMOS，控制PMOS。圖3-1CMOS傳輸門原理結(jié)構(gòu)圖3-2CMOS傳輸門導(dǎo)通電阻特性（2）TG的控制特性：設(shè)被控信號(hào)Ui從兩個(gè)MOS管的源極輸入，Ui的幅值范圍在邏輯信號(hào)的高、低電平之間。①當(dāng)C為低電平VSS,為高電平VDD時(shí)，UGN為電路的最低電位，UGP為最高電位，所以在整個(gè)輸入信號(hào)范圍內(nèi)，兩個(gè)MOS管由于柵源反偏都截止，傳輸門關(guān)斷，信號(hào)不能通過(guò)。②當(dāng)C為VDD，為VSS時(shí)，若輸入U(xiǎn)i小于VDD-UT，NMOS柵源正偏導(dǎo)通。Ui越小，偏置電壓UGSN越大，漏源電阻RDSN越小。同理，當(dāng)Ui大于VSS+UT時(shí)，PMOS柵源正偏導(dǎo)通，RDSP隨Ui增加（USGP增加）而減小。由于兩管漏、源并接，漏源電阻并聯(lián)，所以Ui變化時(shí)傳輸門的總導(dǎo)通電阻RDS基本不變，為數(shù)十歐姆左右，傳輸門接通，信號(hào)可以通過(guò)。圖3-2定性地表示了RDSN，RDSP以及并聯(lián)等效電阻RDS與Ui的特性關(guān)系。（3）集成四傳輸門4016圖3-3是集成四傳輸門4016的引腳排列圖，其中1C，2C，3C，4C分別為四個(gè)傳輸門的邏輯控制端（信號(hào)在內(nèi)部連接，沒有引出）。4016的控制信號(hào)為高電平有效。當(dāng)C為邏輯高電平時(shí)，相應(yīng)傳輸門的X，Y端接通，端口電阻與輸入電壓無(wú)關(guān)，基本認(rèn)為ux=uy。當(dāng)C為邏輯低電平時(shí)，相應(yīng)傳輸門的X，Y端相當(dāng)于斷開，端口電阻約為兆歐級(jí)。實(shí)際應(yīng)用時(shí)，被控模擬信號(hào)的幅度不能超過(guò)芯片所加的工作電源?？刂菩盘?hào)的高電平等于器件的電源電壓VDD，低電平為VSS。電源電壓根據(jù)被控模擬電壓的范圍取值。比如，輸入模擬信號(hào)為0～5V，則VDD=5V，VSS=0V；而如果需要控制的是幅值在-10～10V范圍內(nèi)的模擬信號(hào)，則VDD=10V，VSS=-10V。（4）傳輸門的應(yīng)用①實(shí)現(xiàn)CMOS邏輯門圖3-3雙列直插四CMOS傳輸門4016引腳排列圖3-4TG構(gòu)成的邏輯門傳輸門可以用來(lái)實(shí)現(xiàn)邏輯運(yùn)算功能，圖2-3-4（a）中的TG1、TG2實(shí)現(xiàn)了與非門的邏輯功能。當(dāng)輸入A和B同時(shí)為高電平“1”時(shí)，傳輸門TG1和TG2都導(dǎo)通，電阻R通過(guò)導(dǎo)通的傳輸門接地，輸出Y為低電平“0”；當(dāng)A（或B）為低電平“0”時(shí)，TG1（或TG2）截止，輸出Y為VDD（“1”）。可見，Y=。若將與非門的輸出Y再接一個(gè)由使能信號(hào)E控制的傳輸門TG3，則構(gòu)成三態(tài)與非門。當(dāng)E為低電平時(shí)，TG3關(guān)斷，輸出L為高阻狀態(tài)。所以使能E高電平有效。圖3-5程控選頻電路原理圖②切換模擬信號(hào)傳輸門主要用于控制模擬信號(hào)，所以通常又稱模擬開關(guān)。程控電話控制電路可以采用模擬開關(guān)切換模擬音頻信號(hào)，組合DTMF雙音多頻編碼實(shí)現(xiàn)自動(dòng)撥號(hào)功能。圖3-5為RLC串聯(lián)電路，電路的諧振頻率由電容、電阻的參數(shù)決定。電路諧振時(shí)，電阻電壓Uo（電路電流Io）與輸入電壓Ui同相，并且達(dá)到最大值。同時(shí)，電容、電感電壓達(dá)到輸入電壓的Q倍。收音機(jī)電路就利用這個(gè)特點(diǎn)接收某一頻率的電臺(tái)信號(hào)。當(dāng)電容改變時(shí)，電路的諧振頻率不同，選擇的電臺(tái)也就不同。采用傳輸門可以通過(guò)邏輯信號(hào)控制切換電容實(shí)現(xiàn)程控選頻。圖3-6為運(yùn)算放大器構(gòu)成的反相放大電路，放大倍數(shù)AV由電路的反饋電阻Rf和輸入電阻Ri決定：AV=－Rf/Ri。Rf改變，放大倍數(shù)相應(yīng)改變。采用傳輸門可以通過(guò)邏輯信號(hào)控制切換反饋電阻實(shí)現(xiàn)程控放大，常用在智能儀器中使數(shù)值不同的被測(cè)信號(hào)達(dá)到比較一致的幅度范圍。圖3-7電路的功能是把輸入的四位二進(jìn)制碼D3～D0轉(zhuǎn)換成幅值與碼值成正比的輸出電壓Uo，稱數(shù)模轉(zhuǎn)換電路。其中運(yùn)算放大器構(gòu)成一個(gè)反相加法器，加法器的四個(gè)輸入由傳輸門TGi控制。當(dāng)輸入Di為“1”時(shí)，控制相應(yīng)的傳輸門接通，使該輸入端接+5V；當(dāng)Di=“0”，相應(yīng)的傳輸門斷開，沒有輸入電壓。注意到加法器各輸入電阻的阻值基本呈二進(jìn)制位權(quán)形式，當(dāng)輸入為不同的二進(jìn)制碼時(shí)，輸出電壓： 顯然，輸出模擬電壓Uo的絕對(duì)值基本與輸入二進(jìn)制碼的碼值ND成正比。圖3-6程控放大器原理圖圖3-74位二進(jìn)制數(shù)模轉(zhuǎn)換電路原理圖實(shí)驗(yàn)預(yù)習(xí)要求復(fù)習(xí)有關(guān)RLC交流電路串聯(lián)諧振的概念。復(fù)習(xí)示波器、函數(shù)發(fā)生器、交流毫伏表的使用方法，考慮如何測(cè)量?jī)蓚€(gè)同頻率信號(hào)的相位差、如何測(cè)量正弦交流信號(hào)的峰-峰值和有效值。根據(jù)圖3-4的工作原理設(shè)計(jì)一個(gè)三態(tài)邏輯門，使能E高電平有效。當(dāng)E有效時(shí)，輸出L=。思考RLC電路串聯(lián)諧振頻率測(cè)定的實(shí)驗(yàn)方法。計(jì)算圖3-5電路在控制信號(hào)A，B為不同狀態(tài)時(shí)的諧振頻率理論值。分析圖3-6電路在控制信號(hào)A，B為不同狀態(tài)時(shí)的放大倍數(shù)的理論值。分析圖3-7電路的最大輸出電壓UOmax（輸入二進(jìn)制碼為“1111”時(shí)的輸出）和分辨電壓VLSB（輸入二進(jìn)制碼為“0001”時(shí)的輸出）。實(shí)驗(yàn)內(nèi)容及步驟用傳輸門實(shí)現(xiàn)邏輯功能按預(yù)習(xí)要求（3）設(shè)計(jì)的電路連線，輸入A，B，C和使能E接邏輯開關(guān)，輸出L接邏輯指示燈。測(cè)試電路的邏輯功能。4016的VSS端接參考地，VDD接5V。程控選頻電路圖3-5電路及圖3-3芯片引腳圖接線，4016的工作電源為±5V（VDD接5V，VSS接-5V）。2）按表3-1將控制信號(hào)A，B接Vss或VDD，改變邏輯電平VA，VB，用示波器測(cè)量輸入電壓Ui和電阻電壓Uo的相位差。3）在控制條件一定時(shí)，改變輸入U(xiǎn)i的信號(hào)頻率直到電路諧振（Ui和Uo同相），用示波器測(cè)量Uo信號(hào)的峰-峰值Uop-p和周期T，用交流毫伏表測(cè)量傳輸門的壓降有效值UTG，記錄電路的諧振頻率。表3-1程控選頻電路測(cè)試表輸入信號(hào)諧振頻率f(KHz)諧振周期測(cè)量值T(ms)諧振時(shí)Uop-p（V）諧振UTG（有效值）諧振頻率理論頻率誤差A(yù)BVAVB00-5V-5V01-5V5V105V-5V115V5V程控放大器1）按圖2-3-6連接電路，4016的工作電源為±5V。2）輸入有效值為0.2V、頻率1kHz的正弦信號(hào)Ui。傳輸門控制端A、B按表3-2接不同的邏輯電平，用交流毫伏表測(cè)試并記錄輸出信號(hào)的有效值Uo，計(jì)算電路的電壓放大倍數(shù)Av。數(shù)模轉(zhuǎn)換電路按圖3-7連接電路，4016的VDD接+5V，VSS接參考地。傳輸門的控制信號(hào)D3～D0接輸入器，改變開關(guān)狀態(tài)，記錄輸入不同二進(jìn)制碼時(shí)的輸出電壓值。表3-2程控放大器測(cè)試表輸入信號(hào)輸出電壓放大倍數(shù)放大倍數(shù)理論值A(chǔ)v誤差A(yù)BUo(V)Av=Uo/Ui00Rf=R110Rf=Rf1//Rf201Rf=Rf1//Rf311Rf=Rf1//Rf2//Rf3實(shí)驗(yàn)設(shè)備和器材名稱數(shù)量型號(hào)雙蹤示波器 1臺(tái) 學(xué)校自備函數(shù)信號(hào)發(fā)生器 1臺(tái) 學(xué)校自備直流電源 1臺(tái) 5V適配器 1只 SD128B14芯IC插座 2只 SD1434位輸入器 1只 SD1014位輸出器 1只 SD102B電阻模塊 2只 SD150SD150B多圈電位器模塊 1只 SD153電容模塊 1只 SD151二極管模塊 1只 SD155集成芯片 若干 4016LM741連接導(dǎo)線 若干 P2實(shí)驗(yàn)用6孔插件方板 297mm×300mm實(shí)驗(yàn)思考題圖2-3-4電路中的4.7kΩ電阻起什么作用？程控選頻電路中，傳輸門的導(dǎo)通電阻對(duì)諧振頻率有無(wú)影響？對(duì)品質(zhì)因素有無(wú)影響？程控放大器中，傳輸門的導(dǎo)通電阻對(duì)各級(jí)放大倍數(shù)的精度有無(wú)影響？如果放大倍數(shù)與理論值有誤差，可以如何解決。圖3-7電路中4016控制信號(hào)的低電平是–5V還是0V？圖3-7數(shù)模轉(zhuǎn)換電路的輸出電壓能否是1.2V？為什么？如果圖3-7電路中傳輸門由4位二進(jìn)制加計(jì)數(shù)器的輸出控制，計(jì)數(shù)頻率為1.6kHz，輸出電壓是什么波形，周期是多少？實(shí)驗(yàn)報(bào)告要求處理實(shí)驗(yàn)數(shù)據(jù)，完成各測(cè)試圖、測(cè)試表。根據(jù)實(shí)驗(yàn)內(nèi)容（2）計(jì)算傳輸門的導(dǎo)通平均電阻RDS。計(jì)算數(shù)模轉(zhuǎn)換電路在不同數(shù)碼輸入時(shí)的輸出電壓理論值，與實(shí)驗(yàn)測(cè)試值比較。分析實(shí)驗(yàn)內(nèi)容（2）,（3）,（4）的誤差原因?；卮鹚伎碱}。04用小規(guī)模集成電路進(jìn)行組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康恼莆沼眯∫?guī)模集成電路設(shè)計(jì)組合邏輯電路的方法。用實(shí)驗(yàn)驗(yàn)證所設(shè)計(jì)電路的邏輯功能。實(shí)驗(yàn)原理數(shù)字邏輯電路根據(jù)邏輯功能的不同特點(diǎn)分為兩大類，一類叫做組合邏輯電路，另一類是時(shí)序邏輯電路。組合邏輯電路任何時(shí)刻的輸出僅取決于該時(shí)刻的輸入信號(hào)，而與這一時(shí)刻輸入信號(hào)作用前電路原來(lái)的狀態(tài)沒有任何關(guān)系。根據(jù)實(shí)際給出的邏輯問(wèn)題，求出實(shí)現(xiàn)這一邏輯功能的最佳邏輯電路，這就是組合邏輯電路設(shè)計(jì)所要完成的任務(wù)。由小規(guī)模集成電路（SSI）構(gòu)成組合邏輯電路設(shè)計(jì)一般可分為以下5個(gè)步驟進(jìn)行：分析任務(wù)要求，確定輸入和輸出變量之間的邏輯關(guān)系，列出真值表。根據(jù)真值表，寫出邏輯表達(dá)式，并用布爾代數(shù)法或卡諾圖法化簡(jiǎn)，得出最簡(jiǎn)的邏輯函數(shù)表達(dá)式。按化簡(jiǎn)后的邏輯表達(dá)式，對(duì)照真值表進(jìn)行功能檢查，以確定所設(shè)計(jì)的電路是否符合要求。按照具體情況對(duì)化簡(jiǎn)后的邏輯表達(dá)式進(jìn)行整理，具體可能是：從盡可能簡(jiǎn)單的角度來(lái)考慮選用元器件。設(shè)計(jì)任務(wù)中規(guī)定了所用的電路類型，如規(guī)定用與非門、或非門、與或非門等。從經(jīng)濟(jì)角度考慮選用價(jià)格便宜的元件或利用現(xiàn)有的元件來(lái)構(gòu)成電路。選用元件時(shí)，可以用同類型號(hào)的元件來(lái)實(shí)現(xiàn)相同的邏輯功能。對(duì)于小規(guī)模器件來(lái)說(shuō)，應(yīng)充分利用每個(gè)門的扇入系數(shù)，力求用最少量的門獲得最佳效果。組合邏輯電路設(shè)計(jì)的步驟也可用如圖所示的框圖來(lái)描述。圖4-1組合邏輯電路設(shè)計(jì)過(guò)程框圖上圖中的邏輯化簡(jiǎn)，是組合邏輯電路設(shè)計(jì)步驟中較重要的一步。為了確保邏輯電路結(jié)構(gòu)簡(jiǎn)單以及使用器件較少，通常要求盡可能簡(jiǎn)化邏輯表達(dá)式，還要根據(jù)實(shí)際情況，使電路結(jié)構(gòu)達(dá)到最佳。前面幾步只是完成了基本的邏輯設(shè)計(jì)任務(wù)，至于設(shè)計(jì)功能是否正確，電路是否穩(wěn)定可靠，還需進(jìn)行靜態(tài)測(cè)試。也就是說(shuō)根據(jù)真值表來(lái)改變輸入變量，測(cè)出對(duì)應(yīng)的輸出值，驗(yàn)證電路的邏輯功能。下面通過(guò)一個(gè)例子說(shuō)明組合邏輯電路設(shè)計(jì)過(guò)程。例如，要求設(shè)計(jì)一個(gè)組合邏輯電路，將8421BCD碼變換為余3碼。①根據(jù)題意，列出真值表。表4-1代碼轉(zhuǎn)換電路真值表輸入輸出ABCDWXYZ000000110001010000100101001101100100011101011000011010010111101010001011100111001010φφφφ1011φφφφ1100φφφφ1101φφφφ1110φφφφ1111φφφφ②選擇實(shí)驗(yàn)器件，寫出邏輯函數(shù)表達(dá)式。由于設(shè)計(jì)要求沒有具體指定采用哪一種邏輯門電路，因此可以從門電路的種類、數(shù)量、速度等方面綜合考慮，選擇最佳的設(shè)計(jì)方案。首先根據(jù)代碼轉(zhuǎn)換真值表，化簡(jiǎn)后得出最簡(jiǎn)與或表達(dá)式。然后根據(jù)電路成本和信號(hào)處理速度兩個(gè)指標(biāo)變換函數(shù)式。變換的原則是應(yīng)盡量利用公共項(xiàng)以減少邏輯門的數(shù)量和類別，同時(shí)要設(shè)法減少邏輯門的級(jí)數(shù)以減少信號(hào)傳輸延遲時(shí)間，以此得到最佳邏輯函數(shù)式。該電路的化簡(jiǎn)過(guò)程如下：用卡諾圖對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)如圖4-2所示，即采用圈圈合并最小項(xiàng)的方法。函數(shù)化簡(jiǎn)后乘積項(xiàng)的數(shù)目等于合并圈的數(shù)目，每個(gè)乘積項(xiàng)所含變量因子的大小，取決于合并圈的數(shù)目，每個(gè)合并圈應(yīng)盡可能的擴(kuò)大。化簡(jiǎn)后各輸出的邏輯表達(dá)式為圖4-2表4-1對(duì)應(yīng)的卡諾圖③畫出邏輯電路原理圖。該電路采用了三種門電路，輸入至輸出的信號(hào)傳輸時(shí)間為兩級(jí)門的延遲，速度相對(duì)較快。邏輯電路圖如圖4-3所示。圖4-3代碼轉(zhuǎn)換邏輯電路原理圖實(shí)驗(yàn)預(yù)習(xí)要求復(fù)習(xí)用SSI進(jìn)行組合邏輯電路設(shè)計(jì)的相關(guān)內(nèi)容。根據(jù)實(shí)際任務(wù)要求，從設(shè)計(jì)過(guò)程到電路圖實(shí)現(xiàn),設(shè)計(jì)組合邏輯電路。制定測(cè)試方法和步驟。實(shí)驗(yàn)內(nèi)容及步驟使用若干與非門和異或門設(shè)計(jì)一個(gè)一位二進(jìn)制全加器或全減器。設(shè)計(jì)代碼轉(zhuǎn)換電路（如8421碼轉(zhuǎn)換為余3格雷碼；8421碼和余3碼的代碼轉(zhuǎn)換電路）如將旅客列車分為特快、直快和慢車，它們優(yōu)先順序?yàn)樘乜?、直快和慢車，在同一時(shí)刻只能有一趟列車從車站開出，即只能給出一個(gè)開出信號(hào)。設(shè)計(jì)一個(gè)滿足上述要求的排隊(duì)電路。設(shè)計(jì)一個(gè)保險(xiǎn)箱用的4位代碼鎖。該鎖有A，B，C，D的輸入端及一個(gè)開箱鑰匙孔信號(hào)ON的輸入端，當(dāng)開箱時(shí)（ON＝1），若輸入的代碼（例如ABCD＝1011）與設(shè)定的代碼相同，保險(xiǎn)箱就打開（X＝1）；若代碼不符，電路就發(fā)出報(bào)警信號(hào)（Y＝1）。①寫出設(shè)計(jì)步驟，要求使用最佳設(shè)計(jì)方案來(lái)實(shí)現(xiàn)。②連接實(shí)驗(yàn)電路并檢測(cè)邏輯功能是否符合設(shè)計(jì)要求。注：（1）設(shè)計(jì)時(shí)要把控制要求抽象為二值邏輯命題，以確定輸入、輸出變量以及它們的邏輯關(guān)系。（2）在實(shí)驗(yàn)進(jìn)行中，插拔集成芯片或改變電路連接線時(shí)，一定要切斷電源，否則集成芯片容易受到較大感應(yīng)或電沖擊，從而導(dǎo)致?lián)p壞。（3）實(shí)驗(yàn)電路中的連接線長(zhǎng)度要盡可能短，其目的是防止噪聲干擾及減少傳輸時(shí)間。實(shí)驗(yàn)設(shè)備和器材名稱數(shù)量型號(hào)雙蹤示波器 1臺(tái) 學(xué)校自備函數(shù)信號(hào)發(fā)生器 1臺(tái) 學(xué)校自備直流電源 1臺(tái) 5V適配器 1只 SD128B14芯IC插座 3只 SD1434位輸入器 2只 SD1014位輸出器 1只 SD102B集成芯片 若干 74LS0074LS1074LS2074LS86連接導(dǎo)線 若干 P2實(shí)驗(yàn)用6孔插件方板 297mm×300mm實(shí)驗(yàn)思考題通過(guò)實(shí)驗(yàn)，你認(rèn)為SSI組合邏輯電路設(shè)計(jì)的關(guān)鍵步驟是什么？對(duì)于同一個(gè)命題，是否有不同的設(shè)計(jì)方案，比較各自的優(yōu)缺點(diǎn)。為防止集成電路的電源電壓接反，而造成器件損壞，保護(hù)電路如何設(shè)計(jì)？實(shí)驗(yàn)報(bào)告要求根據(jù)各題實(shí)驗(yàn)任務(wù)，列出相應(yīng)的真值表、畫出卡諾圖，寫出最簡(jiǎn)的邏輯表達(dá)式，畫出設(shè)計(jì)的邏輯電路圖。將設(shè)計(jì)的電路進(jìn)行實(shí)驗(yàn)測(cè)試，并記錄測(cè)試結(jié)果。對(duì)實(shí)驗(yàn)中出現(xiàn)的問(wèn)題進(jìn)行分析。實(shí)驗(yàn)體會(huì)和設(shè)計(jì)分析。05編碼器和譯碼器實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康恼莆罩幸?guī)模集成電路譯碼器、編碼器的邏輯功能和使用方法。利用譯碼器、編碼器進(jìn)行組合邏輯電路設(shè)計(jì)。實(shí)驗(yàn)原理1）編碼器編碼器的邏輯功能是將輸入信號(hào)中的一個(gè)有效信號(hào)變換成相應(yīng)的一組二進(jìn)制代碼輸出。優(yōu)先編碼器定義了所有輸入信號(hào)的優(yōu)先級(jí)別。當(dāng)多個(gè)輸入信號(hào)同時(shí)有效時(shí)，優(yōu)先編碼器輸出的是對(duì)應(yīng)優(yōu)先權(quán)最高的信號(hào)編碼值。圖5-18線－3線優(yōu)先編碼器74LS148的引腳排列圖圖5-1給出8線－3線優(yōu)先編碼器74LS148的引腳排列圖。為使能控制端或稱選通輸入端。選通輸出端YS和擴(kuò)展端的功能是實(shí)現(xiàn)編碼位數(shù)（輸入信號(hào)數(shù)）的擴(kuò)展?！?個(gè)輸入信號(hào)（編碼對(duì)象），低電平有效。的優(yōu)先權(quán)最高，的優(yōu)先權(quán)最低。編碼輸出是3位二進(jìn)制代碼，用表示。表5-1為8線－3線優(yōu)先編碼器的真值表。表5-18線-3線優(yōu)先編碼器真值表輸入輸出1ΦΦΦΦΦΦΦΦ11111011111111111100ΦΦΦΦΦΦΦ0000010ΦΦΦΦΦΦ01001010ΦΦΦΦΦ011010010ΦΦΦΦ0111011010ΦΦΦ01111100010ΦΦ011111101010×01111111100100111111111101在=“0”時(shí)，編碼器允許工作。當(dāng)8個(gè)輸入中有“0”時(shí)，輸出一組優(yōu)先權(quán)最高的有效輸入所對(duì)應(yīng)的二進(jìn)制代碼。比如當(dāng)=時(shí)，的優(yōu)先權(quán)最高，輸出=“001”（見表5-1第4行）。2）譯碼器譯碼是編碼的逆過(guò)程，它的邏輯功能是將每個(gè)輸入的二進(jìn)制代碼，譯成對(duì)應(yīng)輸出的高、低電平信號(hào)。譯碼器有變量譯碼器和顯示譯碼器之分。變量譯碼器的邏輯功能是將輸入的n位二進(jìn)制代碼譯成2n個(gè)輸出變量。每個(gè)輸出變量與唯一的一組輸入碼對(duì)應(yīng)，當(dāng)輸入為某組碼時(shí)，僅有與其對(duì)應(yīng)的輸出信號(hào)為有效電平，其他輸出均為無(wú)效電平。典型的變量譯碼器型號(hào)為3線－8線譯碼器74LS138。圖5-2所示為3線－8線譯碼器74LS138的引腳排列圖。圖5-23線－8線譯碼器74LS138的引腳排列圖。其中為3條譯碼輸入端，～為8條譯碼輸出端，低電平有效。，，為使能選通端。表5-2所示為3線－8線譯碼器74LS138的真值表。由表5-2可見,當(dāng)=“1”，=“0”時(shí)，不論輸入為何狀態(tài)，輸出～中有且僅有一個(gè)為有效電平“0”，有效輸出端下標(biāo)序號(hào)與輸入二進(jìn)制碼所對(duì)應(yīng)的十進(jìn)制數(shù)相同。表5-23線－8線譯碼器真值表Φ1ΦΦΦ111111110ΦΦΦΦ1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110變量譯碼器除了實(shí)現(xiàn)譯碼功能外，可以作為數(shù)據(jù)分配器使用。如果利用使能選通端中的一個(gè)輸入串行數(shù)據(jù)信號(hào)，變量譯碼器就實(shí)現(xiàn)數(shù)據(jù)分配功能。另外，變量譯碼器還可以用來(lái)方便地實(shí)現(xiàn)多輸出邏輯函數(shù)。顯示譯碼器把輸入的二—十進(jìn)制代碼轉(zhuǎn)換成十進(jìn)制數(shù)碼各段驅(qū)動(dòng)信號(hào)的電路稱為顯示譯碼器。圖5-3為七段顯示譯碼器74LS48的引腳排列圖。圖5-3七段顯示譯碼器74LS48引腳排列圖為譯碼器的輸入信號(hào)，為譯碼器的7個(gè)輸出，為譯碼器的燈測(cè)試輸入，為譯碼器的消隱輸入/滅零輸出，為滅零輸入。表5-3為七段顯示譯碼器真值表。表5-3七段顯示譯碼器的真值表輸入輸出十進(jìn)制或功能01100001111111011Φ00011011000021Φ00101110110131Φ00111111100141Φ01001011001151Φ01011101101161Φ01101001111171Φ01111111000081Φ10001111111191Φ100111110011101Φ101010001101111Φ101110011001121Φ110010100011131Φ110111001011141Φ111010001111151Φ111110000000消隱ΦΦΦΦΦΦ00000000脈沖消隱10000000000000燈測(cè)試0ΦΦΦΦΦ11111111根據(jù)表5-374LS48的真值表，簡(jiǎn)單介紹三個(gè)功能端，和的工作情況。燈測(cè)試輸入：當(dāng)且時(shí)，無(wú)論狀態(tài)如何，輸出Ya～Yg全部為高電平，都可使被驅(qū)動(dòng)數(shù)碼管的七段同時(shí)點(diǎn)亮，以檢查該數(shù)碼管各段能否正常發(fā)光。利用這個(gè)功能可以判斷顯示器的好壞。消隱輸入：也稱滅燈輸入。為消隱輸入，當(dāng)=0時(shí)，無(wú)論及輸入為何值，所有各段輸出均為低電平，顯示器處于熄滅狀態(tài)。為滅零輸出。滅零輸入：可以按數(shù)據(jù)顯示需要，將顯示器所顯示的0予以熄滅，而在顯示1－9時(shí)不受影響。它在實(shí)際應(yīng)用中是用來(lái)熄滅多位數(shù)字前后不必要的零位，使顯示的結(jié)果更醒目。將滅零輸入端與滅零輸出端配合使用，很容易實(shí)現(xiàn)多位數(shù)碼顯示系統(tǒng)的滅零控制。在數(shù)字系統(tǒng)中，經(jīng)常需要將被測(cè)量或數(shù)值運(yùn)算結(jié)果用十進(jìn)制數(shù)碼顯示出來(lái)。由于顯示器件和顯示方式不同，在各類顯示器件中，目前使用最為廣泛的是由發(fā)光二極管構(gòu)成的七段顯示數(shù)碼管。將七個(gè)發(fā)光二極管按一定的方式連接在一起，就構(gòu)成七段顯示數(shù)碼管。它有共陽(yáng)極和共陰極兩種連接方式，如圖5-4所示。(a)七段顯示器(b)共陰極連接(c)共陽(yáng)極連接圖5-4七段顯示數(shù)碼管結(jié)構(gòu)本實(shí)驗(yàn)采用的型號(hào)為BS201共陰極式顯示器，它與74LS48譯碼器配套使用。實(shí)驗(yàn)預(yù)習(xí)要求復(fù)習(xí)有關(guān)編碼器和譯碼器的原理。了解所用集成電路的功能和外部引線排列。根據(jù)實(shí)驗(yàn)任務(wù)，畫出所需的實(shí)驗(yàn)電路圖及記錄表格實(shí)驗(yàn)內(nèi)容及步驟驗(yàn)證編碼器74LS148、3線－8線譯碼器74LS138、七段顯示譯碼器74LS48的邏輯功能，記錄實(shí)驗(yàn)數(shù)據(jù)。用3線－8線譯碼器74LS138和門電路設(shè)計(jì)如下多輸出邏輯函數(shù)。將74LS138構(gòu)成時(shí)序脈沖分配器。用示波器觀測(cè)和記錄在地址端分別取“000～111”8種不同的狀態(tài)時(shí)，～中與之對(duì)應(yīng)的輸出端的輸出波形。設(shè)計(jì)并實(shí)現(xiàn)一個(gè)編碼、譯碼顯示電路。注：（1）該實(shí)驗(yàn)中所用的集成芯片種類較多，在插入或拔取集成芯片時(shí)，須切斷電源，不能帶電操作。（2）使用共陰極數(shù)碼管時(shí)，譯碼器的輸出端應(yīng)為高電平有效；使用共陽(yáng)極數(shù)碼管時(shí)，譯碼器的輸出端應(yīng)為低電平有效。實(shí)驗(yàn)設(shè)備和器材名稱數(shù)量型號(hào)雙蹤示波器 1臺(tái) 學(xué)校自備函數(shù)信號(hào)發(fā)生器 1臺(tái) 學(xué)校自備直流電源 1臺(tái) 5V適配器 1只 SD128B14芯IC插座 3只 SD14316芯IC插座 2只 SD1444位輸入器 2只 SD1014位輸出器 2只 SD102B七段顯示器 1只 SD141集成芯片 若干 74LS0074LS0874LS1074LS4874LS13874LS148連接導(dǎo)線 若干 P2實(shí)驗(yàn)用6孔插件方板 297mm×300mm實(shí)驗(yàn)思考題用74LS138組成一個(gè)4線－16線譯碼器。在實(shí)驗(yàn)內(nèi)容(3)中，若要求分配器各輸出端的信號(hào)與時(shí)鐘脈沖同相，電路應(yīng)如何實(shí)現(xiàn)。畫出該分配器的實(shí)驗(yàn)電路。如果顯示譯碼器為OC（集電極開路）輸出，它應(yīng)如何與七段顯示器相連？實(shí)驗(yàn)報(bào)告要求根據(jù)各項(xiàng)實(shí)驗(yàn)任務(wù)要求寫出設(shè)計(jì)步驟。畫出實(shí)驗(yàn)電路圖，用坐標(biāo)紙畫出觀察到的波形，并對(duì)應(yīng)地標(biāo)上地址碼。整理實(shí)驗(yàn)數(shù)據(jù)，回答思考題所提出的問(wèn)題。06數(shù)據(jù)選擇器應(yīng)用實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康恼莆諗?shù)據(jù)選擇器的邏輯功能和使用方法。學(xué)習(xí)用數(shù)據(jù)選擇器進(jìn)行組合邏輯電路設(shè)計(jì)的方法。實(shí)驗(yàn)原理中規(guī)模集成器件（MSI）的大量出現(xiàn)使得許多邏輯電路可以直接選用相應(yīng)功能的集成器件實(shí)現(xiàn)。這樣即省去繁瑣的邏輯化簡(jiǎn)和綜合步驟、減少人為因素造成的設(shè)計(jì)錯(cuò)誤，又能使電路系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，體積小，連線少，功能強(qiáng)，同時(shí)穩(wěn)定性和可靠性也大大提高。當(dāng)采用SSI實(shí)現(xiàn)組合邏輯電路時(shí)，邏輯設(shè)計(jì)和元件選擇是相互獨(dú)立的。設(shè)計(jì)過(guò)程是按一定的方法和步驟，在對(duì)功能要求進(jìn)行邏輯抽象的基礎(chǔ)上，通過(guò)函數(shù)化簡(jiǎn)，得到一種實(shí)現(xiàn)給定功能的最經(jīng)濟(jì)的設(shè)計(jì)方案。而在MSI進(jìn)行組合邏輯設(shè)計(jì)時(shí)，必須了解所選用集成器件的邏輯功能、外部引腳電氣性能以及使用方法，充分發(fā)揮器件本身的控制功能。做到使用最少的集成器件，獲得最佳的、符合技術(shù)指標(biāo)的設(shè)計(jì)方案。數(shù)據(jù)選擇器是數(shù)字系統(tǒng)中常用的中規(guī)模集成電路。它的主要功能是根據(jù)地址碼的控制，從多路輸入數(shù)據(jù)中選擇一路作為輸出。本實(shí)驗(yàn)采用中規(guī)模集成器件74LS153雙4選1數(shù)據(jù)選擇器進(jìn)行組合邏輯電路設(shè)計(jì)，圖6-1為74153的引腳排列圖。圖6-1雙4選1數(shù)據(jù)選擇器74LS153的引腳排列圖74153內(nèi)部有兩個(gè)地址碼共用的4選1數(shù)據(jù)選擇器。通過(guò)輸入不同的地址碼A1，A0，可以控制輸出Y選擇4個(gè)輸入數(shù)據(jù)D0～D3中的一個(gè)。6-1為74153邏輯功能表。表6-1雙4選1數(shù)據(jù)選擇器74153邏輯功能表A0A11Y2Y1ФФ000001D102D200011D112D210101D122D220111D132D23根據(jù)表6-1可以寫出函數(shù)輸出表達(dá)式：12其中D0～D3為4路數(shù)據(jù)輸入端。A1A0為輸入地址代碼，可組成四種狀態(tài)：“00”，“01”，“10”，“11”，依次對(duì)應(yīng)選擇D0，D1，D2，和D3。為選通輸入端或稱使能端，它的作用是控制數(shù)據(jù)選擇器處于“工作”或“禁止”的狀態(tài)，低電平有效。Y為選擇輸出端。數(shù)據(jù)選擇器的應(yīng)用非常廣泛：利用選通輸入端進(jìn)行選擇對(duì)象數(shù)量的擴(kuò)展；實(shí)現(xiàn)邏輯函數(shù)；變并行碼為串行碼電路(并入串出)等。（1）選擇對(duì)象擴(kuò)展4選1數(shù)據(jù)選擇器74LS153只有兩個(gè)地址輸入端A1和A0，用作為第三位地址碼的輸入端來(lái)構(gòu)成8選1數(shù)據(jù)選擇器。具體地說(shuō)是將8選1數(shù)據(jù)選擇器的地址碼A1和A0分別接到4選1數(shù)據(jù)選擇器74LS153的A1和A0端，令=，=，同時(shí)用或門把Y1和Y2的輸出信號(hào)合并，便得到8選1數(shù)據(jù)選擇器。具體電路見圖6-3所示,其中A，B，C為8選1數(shù)據(jù)選擇器的輸入地址代碼A2，A1和A0。全加器是常用的算術(shù)運(yùn)算電路。Ai，Bi為兩個(gè)輸入的一位二進(jìn)制數(shù)，Ci-1為低位二進(jìn)制數(shù)相加的進(jìn)位輸出到本位的輸入，Si為本位二進(jìn)制數(shù)Ai、Bi和低位進(jìn)位輸入Ci-1相加之和，Ci為Ai，Bi和Ci-1相加后向高位的進(jìn)位輸出。圖6-2所示,用兩個(gè)4選1數(shù)據(jù)選擇器實(shí)現(xiàn)一位全加器的電路。圖6-2用兩個(gè)4選1數(shù)據(jù)選擇器實(shí)現(xiàn)一位全加器（2）變并行碼為串行碼電路將并行碼送至數(shù)據(jù)選擇器的信號(hào)輸入端，使數(shù)據(jù)選擇器的控制信號(hào)按一定的編碼順序依次變化，即可獲得串行碼輸出。實(shí)驗(yàn)參考電路4選1數(shù)據(jù)選擇器擴(kuò)展成8選1數(shù)據(jù)選擇器的電路圖6-3兩個(gè)4選1數(shù)據(jù)選擇器擴(kuò)展成8選1數(shù)據(jù)選擇器的電原理圖實(shí)驗(yàn)預(yù)習(xí)要求復(fù)習(xí)中規(guī)模集成電路數(shù)據(jù)選擇器的工作原理，邏輯功能及使用方法。掌握數(shù)據(jù)器的擴(kuò)展方法及用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)的方法。根據(jù)設(shè)計(jì)任務(wù)的要求，畫出邏輯電路圖設(shè)計(jì)相應(yīng)的實(shí)驗(yàn)步驟。實(shí)驗(yàn)內(nèi)容及步驟按圖6-3所示電路原理圖和圖6-1所示集成芯片引腳排列圖完成下列設(shè)計(jì)實(shí)驗(yàn)。（1）測(cè)試4選1數(shù)據(jù)選擇器74LS153的邏輯功能。（2）使用數(shù)據(jù)選擇器74LS153完成一位全加器或全減器。畫出設(shè)計(jì)邏輯電路圖，檢測(cè)并記錄電路功能。（3）用4選1數(shù)據(jù)選擇器74LS153加必要的門電路實(shí)現(xiàn)下列邏輯函數(shù)，采用實(shí)驗(yàn)方法驗(yàn)證。（可以采用功能擴(kuò)展法或降維圖法進(jìn)行設(shè)計(jì)）F（A，B，C，D）=∑m(1，2，3，10，11，12，13)（4）用數(shù)據(jù)選擇器74LS153產(chǎn)生“10110110”脈沖序列，連接電路并進(jìn)行功能驗(yàn)證。注：使用MSI器件時(shí)，器件的各控制輸入端必須按邏輯要求接入電路，不能懸空處理。實(shí)驗(yàn)設(shè)備和器材名稱數(shù)量型號(hào)雙蹤示波器 1臺(tái) 學(xué)校自備直流電源 1臺(tái) 5V適配器 1只 SD128B14芯IC插座 1只 SD14316芯IC插座 1只 SD1444位輸入器 1只 SD1014位輸出器 1只 SD102B集成芯片 若干 74LS0074LS0474LS153連接導(dǎo)線 若干 P2實(shí)驗(yàn)用6孔插件方板 297mm×300mm實(shí)驗(yàn)思考題如何靈活連接數(shù)據(jù)選擇器的選通端和選擇控制端，將4選1數(shù)據(jù)選擇器擴(kuò)展為8選1數(shù)據(jù)選擇器或16選1數(shù)據(jù)選擇器。數(shù)據(jù)選擇器還可用作產(chǎn)生一個(gè)固定的脈沖序列，請(qǐng)?jiān)O(shè)計(jì)一個(gè)能產(chǎn)生如圖6-4所示的脈沖序列。圖6-4脈沖序列波形圖實(shí)驗(yàn)報(bào)告要求每個(gè)實(shí)驗(yàn)任務(wù)都要寫出設(shè)計(jì)過(guò)程，畫出邏輯電路圖。寫出實(shí)驗(yàn)步驟和測(cè)試方法。附有實(shí)驗(yàn)記錄，并對(duì)結(jié)果進(jìn)行分析討論。07數(shù)據(jù)選擇器和數(shù)據(jù)分配器應(yīng)用實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康牧私庾兞孔g碼器和數(shù)據(jù)選擇器的邏輯功能和具體應(yīng)用。熟悉中規(guī)模組合邏輯器件功能的測(cè)試和設(shè)計(jì)方法。實(shí)驗(yàn)原理（1）變量譯碼器變量譯碼器有n個(gè)輸入，2n個(gè)輸出，每個(gè)輸出唯一地對(duì)應(yīng)一組輸入構(gòu)成的二進(jìn)制碼，當(dāng)且僅當(dāng)輸入組合為該碼時(shí)，輸出呈有效電平。中規(guī)模TTL集成譯碼器有74LS139（雙2輸入、4輸出）、74LS138（3輸入、8輸出）和74LS154（4輸入、16輸出），輸出均為低電平有效，并具有低電平有效的使能控制端。變量譯碼器除在數(shù)字系統(tǒng)中起二進(jìn)制譯碼作用外，還可實(shí)現(xiàn)組合邏輯函數(shù)、數(shù)據(jù)分配等功能。74LS139引腳圖如圖7-1(a)，片上有兩個(gè)獨(dú)立的2線-4線譯碼器，各輸出邏輯表達(dá)式為：、、、顯然，當(dāng)使能為有效電平“0”時(shí)，如果譯碼器A1，A0輸入的是邏輯函數(shù)的輸入變量A，B，則代表了A，B構(gòu)成的最小項(xiàng)mi的反函數(shù)（最大項(xiàng)）。所以，2線-4線通用譯碼器可附加與非門（與門）實(shí)現(xiàn)用標(biāo)準(zhǔn)與-或（標(biāo)準(zhǔn)或-與）表達(dá)式表示的二變量組合邏輯函數(shù)。同理，n線-2n線通用譯碼器可實(shí)現(xiàn)n變量的組合邏輯函數(shù)。如果把譯碼器的使能端作為數(shù)據(jù)輸入端，則可實(shí)現(xiàn)數(shù)據(jù)分配功能。被分配的串行數(shù)字信號(hào)Di從輸入，當(dāng)A1，A0為不同的二進(jìn)制碼時(shí)，Di信號(hào)被分配到譯碼器對(duì)應(yīng)的輸出端i。比如A1A0為“11”時(shí)，Di信號(hào)被分配到3，此時(shí)0～2輸出均為高電平。（b）（c）圖7-1器件引腳排列（2）數(shù)據(jù)選擇器數(shù)據(jù)選擇器有n位控制信號(hào)，2n個(gè)數(shù)據(jù)輸入。每組控制碼能夠選擇唯一的一個(gè)數(shù)據(jù)輸出，類似由控制碼切換的多選一開關(guān)。中規(guī)模TTL集成數(shù)據(jù)選擇器有74LS153（雙4選1）和74LS151（8選1），都具有低電平有效的使能控制端。數(shù)據(jù)選擇器的主要功能是實(shí)現(xiàn)多路信號(hào)的選擇，當(dāng)控制端輸入函數(shù)的邏輯變量、數(shù)據(jù)端輸入函數(shù)值時(shí)，可以實(shí)現(xiàn)組合邏輯函數(shù)。74LS153的引腳功能如圖7-1（b）所示，片上有兩個(gè)4選1數(shù)據(jù)選擇器，控制端A1，A0共用。輸出邏輯表達(dá)式為：Y=（10D0+1A0D1+A10D2+A1A0D3）圖7-2為一個(gè)報(bào)警控制電路，其中數(shù)據(jù)選擇器選擇兩個(gè)不同頻率的信號(hào)控制音頻蜂鳴器。音頻蜂鳴器的有效信號(hào)頻率在20Hz~2kHz音頻范圍內(nèi)，頻率不同音調(diào)不同。聲音的強(qiáng)弱與音頻蜂鳴器的驅(qū)動(dòng)電流成正比。由于TTL電路的驅(qū)動(dòng)能力有限，為提高音量，采用NPN三極管9013進(jìn)行電流放大。三極管工作在開關(guān)狀態(tài)，當(dāng)數(shù)據(jù)選擇器輸出E為“0”時(shí)，三極管截止，蜂鳴器沒有電流通過(guò)；當(dāng)E為“1”時(shí)，三極管飽和，Uce約為0.2V，蜂鳴器得電。當(dāng)E的信號(hào)切換頻率在音頻范圍內(nèi)時(shí)，蜂鳴器鳴響。9013的引腳如圖7-1（c）所示。實(shí)驗(yàn)參考電路聲光報(bào)警電路如圖7-2所示。函數(shù)發(fā)生器如圖7-3所示。圖7-2聲光報(bào)警圖7-3用數(shù)據(jù)選擇器實(shí)現(xiàn)的函數(shù)發(fā)生器實(shí)驗(yàn)預(yù)習(xí)要求復(fù)習(xí)譯碼器、數(shù)據(jù)選擇器及數(shù)據(jù)分配器的工作原理。分析圖7-2電路的報(bào)警控制信號(hào)W的有效電平是高還是低？報(bào)警時(shí)蜂鳴器的控制信號(hào)E是什么波形？蜂鳴器的鳴叫聲音可能是怎樣的？根據(jù)圖7-3列出電路輸出CY和SUM的布爾表達(dá)式及真值表。如果輸入A，B，C是三個(gè)一位的二進(jìn)制數(shù)，分析電路的邏輯功能。設(shè)計(jì)一個(gè)數(shù)據(jù)選擇、分配電路，設(shè)計(jì)要求：①四個(gè)一位的輸入數(shù)據(jù)D0，D1，D2，D3，用兩個(gè)邏輯開關(guān)編碼選擇；②四個(gè)一位的輸出數(shù)據(jù)Y0，Y1，Y2，Y3，另用兩個(gè)邏輯開關(guān)編碼選擇；③功能：可將四個(gè)輸入數(shù)據(jù)中的任何一路信號(hào)Di選擇并分配給四個(gè)輸出中的任何一個(gè)Yi。選擇集成器件設(shè)計(jì)電路，畫出電原理圖，標(biāo)明各集成器件的引腳編號(hào)。用74LS153設(shè)計(jì)一個(gè)一位二進(jìn)制數(shù)的全減器。輸入三個(gè)一位的二進(jìn)制數(shù)A，B，C，輸出邏輯變量D和V。其中D是A減B減C的差，V表示了A的值是否夠被B，C減，夠減時(shí)V=“0”，否則為“1”。列出真值表，畫出電原理圖。用74LS139和兩個(gè)四輸入與非門（或四輸入與門）實(shí)現(xiàn)全減器，畫出電原理圖。用4選1數(shù)據(jù)選擇器74LS153和兩位二進(jìn)制計(jì)數(shù)器設(shè)計(jì)一個(gè)信號(hào)傳輸方式轉(zhuǎn)換電路，把四位并行碼D0～D3轉(zhuǎn)換成一列串行信號(hào)。要求轉(zhuǎn)換位序可以根據(jù)需要選擇先高位后低位或者相反。畫出設(shè)計(jì)的電路原理圖。實(shí)驗(yàn)內(nèi)容及步驟（1）譯碼器功能測(cè)試。根據(jù)圖7-1中74LS139的引腳圖，任選其中一個(gè)2線-4線譯碼器測(cè)試其功能。使能端由1Hz脈沖信號(hào)控制，輸入A1，A0由邏輯開關(guān)控制，四個(gè)輸出Y0～Y3接邏輯指示燈（發(fā)光二極管）。改變輸入A1，A0的狀態(tài)，觀察Y0～Y3的輸出記錄在表7-1中（記錄輸出狀態(tài)是高電平、低電平或1Hz信號(hào)）。測(cè)試完成后保留電路。表7-12線-4線通用譯碼器功能測(cè)試A1A0Y0Y1Y2Y300100111（2）4選1數(shù)據(jù)選擇器功能測(cè)試根據(jù)圖7-1中74LS153的引腳圖，任選其中一個(gè)數(shù)據(jù)選擇器測(cè)試其功能。使能端接有效電平（GND），四個(gè)數(shù)據(jù)端D0～D3分別輸入1Hz，3Hz，10Hz和高電平（Vcc）信號(hào)。其中1Hz，10Hz信號(hào)可取自邏輯實(shí)驗(yàn)箱上的脈沖信號(hào)區(qū)，3Hz信號(hào)由函數(shù)發(fā)生器TTL端輸出。用發(fā)光二極管觀察數(shù)據(jù)選擇器的輸出端Y，改變輸入A1，A0的狀態(tài)，在表7-2中記錄數(shù)據(jù)選擇情況。（記錄輸出信號(hào)頻率或電平狀態(tài)） 表7-24選1數(shù)據(jù)選擇器功能測(cè)試表輸入A1A000011011輸出Y（3）根據(jù)預(yù)習(xí)內(nèi)容4設(shè)計(jì)的電路，在實(shí)驗(yàn)步驟（1），（2）的基礎(chǔ)上連接數(shù)據(jù)選擇、分配電路。觀察信號(hào)的選擇分配情況。（4）根據(jù)圖7-2連接聲光報(bào)警電路。1Hz和1kHz脈沖信號(hào)都由邏輯實(shí)驗(yàn)箱提供，2kHz脈沖信號(hào)由函數(shù)發(fā)生器的TTL端輸出。報(bào)警信號(hào)W由邏輯開關(guān)控制，警燈L為邏輯指示燈。改變W的狀態(tài)，觀察實(shí)驗(yàn)結(jié)果。當(dāng)W有效時(shí)，警笛鳴響，警燈L閃爍。微調(diào)函數(shù)發(fā)生器頻率，觀察頻率變化對(duì)蜂鳴器音調(diào)的影響。（5）數(shù)據(jù)選擇器構(gòu)成的函數(shù)發(fā)生器根據(jù)圖7-3連接電路。輸入A，B，C接邏輯開關(guān)，輸出用邏輯指示發(fā)光二極管檢查。改變輸入狀態(tài)記錄函數(shù)真值表，與預(yù)習(xí)時(shí)分析的結(jié)果比較。（6）根據(jù)預(yù)習(xí)（5）設(shè)計(jì)的電路連線，觀察實(shí)驗(yàn)結(jié)果是否滿足設(shè)計(jì)要求。（7）根據(jù)預(yù)習(xí)（6）設(shè)計(jì)的電路連線，觀察實(shí)驗(yàn)結(jié)果是否滿足設(shè)計(jì)要求。（8）根據(jù)預(yù)習(xí)（7）設(shè)計(jì)的電路連線，觀察實(shí)驗(yàn)結(jié)果是否滿足設(shè)計(jì)要求。實(shí)驗(yàn)設(shè)備和器材名稱數(shù)量型號(hào)雙蹤示波器 1臺(tái) 學(xué)校自備函數(shù)信號(hào)發(fā)生器 1臺(tái) 學(xué)校自備直流電源 1臺(tái) 5V適配器 1只 SD128B14芯IC插座 1只 SD14316芯IC插座 2只 SD1444位輸入器 1只 SD1014位輸出器 1只 SD102B電阻模塊 1只 SD150三極管模塊 1只 SD152石英振蕩器 1只 SD126B集成芯片 若干 74LS2074LS13974LS153連接導(dǎo)線 若干 P2實(shí)驗(yàn)用6孔插件方板 297mm×300mm實(shí)驗(yàn)思考題聲光報(bào)警電路中，是否能用報(bào)警信號(hào)控制數(shù)據(jù)選擇器的輸入端A1？為什么？如果實(shí)驗(yàn)內(nèi)容（3）只用一組兩位的二進(jìn)制碼同時(shí)控制數(shù)據(jù)的選擇和分配，結(jié)果會(huì)如何？實(shí)驗(yàn)報(bào)告要求預(yù)習(xí)內(nèi)容要求。2.實(shí)驗(yàn)內(nèi)容要求。3.回答思考題。08觸發(fā)器基本功能測(cè)試實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)觸發(fā)器邏輯功能的測(cè)試方法。了解基本RS觸發(fā)器、D觸發(fā)器及JK觸發(fā)器的邏輯功能及觸發(fā)方式。進(jìn)一步學(xué)習(xí)用示波器測(cè)量比較兩路相關(guān)信號(hào)波形的周期、脈寬等參數(shù)的方法。實(shí)驗(yàn)原理雙穩(wěn)態(tài)觸發(fā)器具有兩個(gè)互補(bǔ)的輸出端Q和。觸發(fā)器正常工作時(shí),Q與的邏輯電平總是互補(bǔ),即一個(gè)為“0”時(shí)另一個(gè)一定是“1”。（當(dāng)觸發(fā)器工作在非正常狀態(tài)時(shí),Q和的輸出電平有可能相同,使用時(shí)必須注意避免出現(xiàn)這種情況）。RS觸發(fā)器具有兩個(gè)開關(guān)量特性的激勵(lì)輸入端R和S，R的有效電平使觸發(fā)器復(fù)位（Reset）,Q=“0”；S的有效電平使觸發(fā)器置位（Set），Q=“1”,所以稱為Reset_Set觸發(fā)器。圖8-1與非門組成的基本RS觸發(fā)器電路原理圖圖8-1是兩個(gè)與非門互相反饋組成的基本RS觸發(fā)器電路。當(dāng)激勵(lì)S為有效電平時(shí),輸出Q立即置位為“1”,而激勵(lì)R為有效電平時(shí),輸出Q復(fù)位為“0”,兩者都為無(wú)效電平時(shí),輸出保持原來(lái)的狀態(tài)不變。JK觸發(fā)器具有兩個(gè)激勵(lì)輸入端“J”,“K”,其特性方程為:。在有效時(shí)鐘脈沖觸發(fā)時(shí),輸出可以實(shí)現(xiàn)“同步置位”,“同步復(fù)位”,“狀態(tài)不變”,“狀態(tài)變反”四種功能。741LS12是下降沿觸發(fā)有效的集成JK觸發(fā)器,片上有兩個(gè)JK觸發(fā)器,引腳標(biāo)號(hào)以“1”,“2”區(qū)別，如圖8-2（a）所示。D觸發(fā)器只有一個(gè)激勵(lì)輸入端D。當(dāng)觸發(fā)脈沖有效時(shí)，D觸發(fā)器的輸出與激勵(lì)輸入相同，由于在時(shí)間上滯后于輸入，所以又稱Delay觸發(fā)器。74LS74是上升沿觸發(fā)有效的雙D集成觸發(fā)器，片上有兩個(gè)D觸發(fā)器，引腳排列如圖8-2（b）所示。集成觸發(fā)器一般具有直接（direct）置位、復(fù)位控制端SD與RD，如圖8-2中741LS12和74LS74引腳圖所示。當(dāng)RD或SD有效時(shí)（為低電平“0”），觸發(fā)器立即被復(fù)位或者置位。所以，RD與SD又稱異步復(fù)位、置位端。直接置位、復(fù)位功能可以用來(lái)預(yù)置觸發(fā)器的初始狀態(tài)，但在使用時(shí)必須注意兩者不允許同時(shí)有效，而且不允許與時(shí)鐘觸發(fā)控制同時(shí)有效。(b)(c)圖8-2器件引腳排列圖T觸發(fā)器也只有一個(gè)激勵(lì)控制端“T”，其特性方程為：。當(dāng)觸發(fā)條件滿足時(shí)，若激勵(lì)T=“0”，觸發(fā)器的狀態(tài)不變，當(dāng)T=“1”,觸發(fā)器的狀態(tài)變反。觸發(fā)器沒有激勵(lì)輸入，只受觸發(fā)時(shí)鐘脈沖控制,其特性方程為：。只要觸發(fā)條件滿足，觸發(fā)器狀態(tài)的輸出狀態(tài)隨觸發(fā)脈沖CK輸入連續(xù)翻轉(zhuǎn)。如果觸發(fā)器的初始狀態(tài)為“0”,奇數(shù)個(gè)觸發(fā)脈沖輸入后其狀態(tài)為“1”,偶數(shù)個(gè)觸發(fā)脈沖輸入后狀態(tài)為“0”,類似以一位二進(jìn)制數(shù)累計(jì)觸發(fā)脈沖輸入的個(gè)數(shù)（進(jìn)位溢出不計(jì)）。圖8-32位二進(jìn)制減計(jì)數(shù)器原理圖T觸發(fā)器和觸發(fā)器一般沒有專門的產(chǎn)品，可以用RS觸發(fā)器，JK觸發(fā)器或D觸發(fā)器構(gòu)成。但是要注意所選觸發(fā)器的時(shí)鐘控制方式與所設(shè)計(jì)計(jì)數(shù)器的計(jì)數(shù)方式的匹配。圖8-3(a)中兩個(gè)JK觸發(fā)器構(gòu)成了下降沿有效的觸發(fā)器（J=K=“1”）,狀態(tài)方程為，具有的計(jì)數(shù)特性。FF0的觸發(fā)脈沖為CP，Q0在每個(gè)CP脈沖的下降沿時(shí)刻狀態(tài)變反；FF1的時(shí)鐘是FF0的輸出，所以FF1在Q0上升沿（的下降沿）時(shí)刻狀態(tài)變反。Q0與Q1的輸出波形如圖8-3(b)所示。由信號(hào)波形可見,在每個(gè)時(shí)鐘脈沖下降沿后，Q1與Q0的狀態(tài)碼按“00”→“11”→“10”→“01”→“00”的規(guī)律循環(huán)變化，循環(huán)周期為四個(gè)時(shí)鐘脈沖周期。狀態(tài)變化是以兩位二進(jìn)制碼遞減方式累計(jì)輸入時(shí)鐘脈沖的個(gè)數(shù)，電路功能為兩位異步二進(jìn)制計(jì)數(shù)器。同時(shí)可以發(fā)現(xiàn)，Q0的信號(hào)周期是時(shí)鐘周期的一倍，Q1的信號(hào)周期是時(shí)鐘周期的兩倍，。所以，該電路又具有分頻的功能。一般，用n個(gè)觸發(fā)器可以構(gòu)成n位異步二進(jìn)制計(jì)數(shù)器。除最低位觸發(fā)器直接由時(shí)鐘CP控制外，其他各觸發(fā)器的時(shí)鐘都由相鄰低位的狀態(tài)輸出控制?？筛鶕?jù)觸發(fā)器的觸發(fā)方式和所需的計(jì)數(shù)方式，按表8-1選擇時(shí)鐘連接關(guān)系。表8-1計(jì)數(shù)器的計(jì)數(shù)方式上升沿觸發(fā)的觸發(fā)器下降沿觸發(fā)的觸發(fā)器加減實(shí)驗(yàn)參考電路與非門組成的基本RS觸發(fā)器如圖8-1（a）所示。集成觸發(fā)器電路如圖8-4所示。圖8-4集成觸發(fā)器實(shí)驗(yàn)電路信號(hào)傳輸電路如圖8-5所示。圖8-5信號(hào)傳輸電路2位二進(jìn)制減計(jì)數(shù)器如圖8-3(a)所示。實(shí)驗(yàn)參考電路復(fù)習(xí)基本RS觸發(fā)器、JK觸發(fā)器及D觸發(fā)器的工作原理及特點(diǎn)。分析圖8-1（a）基本RS觸發(fā)器的輸入是高電平有效還是低電平有效？列出圖8-4中各觸發(fā)器的狀態(tài)方程，考慮D觸發(fā)器和JK觸發(fā)器各轉(zhuǎn)換成了什么觸發(fā)器？是T觸發(fā)器還是觸發(fā)器？分析CP，Q1，Q2的波形。分析圖8-5電路中，A，B，C三信號(hào)的邏輯關(guān)系。若圖8-3中觸發(fā)器FF1的時(shí)鐘由FF0的輸出Q0直接控制，分析狀態(tài)碼Q1，Q0如何變化？具有怎樣的計(jì)數(shù)特性？用74LS74集成雙D觸發(fā)器設(shè)計(jì)一個(gè)2位二進(jìn)制異步減計(jì)數(shù)器，實(shí)現(xiàn)圖8-3電路的功能。畫出電路原理圖。實(shí)驗(yàn)內(nèi)容及步驟基本RS觸發(fā)器功能測(cè)試用與非門74LS00組成圖8-1所示的基本RS觸發(fā)器。按表8-2測(cè)試其邏輯功能。完成后保留電路。最后兩項(xiàng)反復(fù)操作幾遍，看R與S同時(shí)從“0”變?yōu)椤?“后，Q0的狀態(tài)是否一致。集成JK觸發(fā)器功能測(cè)試（1）觀察集成觸發(fā)器的置位、復(fù)位功能。根據(jù)圖8-2中JK觸發(fā)器74LS112的引腳圖，選擇一個(gè)觸發(fā)器。直接置位SD、復(fù)位輸入RD接邏輯開關(guān)。按表8-3控制RD和SD，記錄觸發(fā)器的輸出狀態(tài)。最后兩項(xiàng)反復(fù)操作幾遍，看RD和SD同時(shí)從“0”變?yōu)椤?”后,輸出Q是否為同一狀態(tài)。表8-2表8-3（2）觸發(fā)器的激勵(lì)輸入J和K也接邏輯開關(guān)，時(shí)鐘輸入CP由實(shí)驗(yàn)步驟1中基本RS觸發(fā)器的輸出Q0控制。先直接復(fù)位J-K觸發(fā)器，然后RD與SD都置“1”。按表8-4控制其J，K和CP信號(hào)，記錄JK觸發(fā)器的輸出狀態(tài)。其中CP的上升沿↑是指Q0原來(lái)的狀態(tài)為“0”,控制基本RS觸發(fā)器置位端S使Q0變“1”。同理，CP信號(hào)的下降沿↓是指Q0從“1”變?yōu)椤?”。用邏輯指示燈觀察CP信號(hào)變化以便記錄。表8-4J1100001111K0000111111CP↑↓↑↓↑↓↑↓↑↓Q（3）J，K端置“1”,RD或SD端置“0”,觀察CP能否影響觸發(fā)器的輸出狀態(tài)。（4）J，K，RD，SD都置“1”,觸發(fā)器的CP直接由邏輯開關(guān)控制，觀察開關(guān)從“1”變?yōu)椤?”時(shí)觸發(fā)器的狀態(tài)能否正常翻轉(zhuǎn)。集成觸發(fā)器應(yīng)用按圖8-4電路和圖8-2的器件引腳排列圖接線。電路的時(shí)鐘C輸入1kHz脈沖波，用示波器同步觀察CP，Q1，Q2的波形，注意時(shí)鐘信號(hào)和各波形的時(shí)序?qū)?yīng)關(guān)系。記錄波形時(shí)先觀察CP與Q1，然后對(duì)照Q1記錄Q2。實(shí)驗(yàn)完畢保留電路。信號(hào)傳輸中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象觀察（1）按圖8-5連接與非門電路。用示波器同步觀察并記錄A，B，C三點(diǎn)波形。（2）把C點(diǎn)輸出的波形作為圖8-4電路的時(shí)鐘輸入信號(hào)，觀察能否觸發(fā)電路。按預(yù)習(xí)要求5改接圖8-3電路，CP輸入10kHz時(shí)鐘脈沖。觀察并記錄輸出波形,測(cè)試各信號(hào)周期。實(shí)驗(yàn)完畢保留電路。連接預(yù)習(xí)要求6設(shè)計(jì)的電路，并將實(shí)驗(yàn)內(nèi)容5電路中FF1的輸出Q1作為本電路的輸入時(shí)鐘CP。記錄各輸出信號(hào)波形并測(cè)試信號(hào)周期。實(shí)驗(yàn)設(shè)備和器材名稱數(shù)量型號(hào)雙蹤示波器 1臺(tái) 學(xué)校自備函數(shù)信號(hào)發(fā)生器 1臺(tái) 學(xué)校自備直流電源 1臺(tái) 5V適配器 1只 SD128B14芯IC插座 2只 SD14316芯IC插座 1只 SD1444位輸入器 2只 SD1014位輸出器 1只 SD102B集成芯片 若干 74LS0074LS11274LS74連接導(dǎo)線 若干 P2實(shí)驗(yàn)用6孔插件方板 297mm×300mm實(shí)驗(yàn)思考題根據(jù)實(shí)驗(yàn)步驟2中（3）、（4）的結(jié)果，說(shuō)明觸發(fā)器受時(shí)鐘控制時(shí)直接置位、復(fù)位端應(yīng)該是什么狀態(tài)？實(shí)驗(yàn)步驟2（4）說(shuō)明如果用邏輯開關(guān)產(chǎn)生CP的上升沿或下降沿，可能會(huì)出現(xiàn)什么問(wèn)題？圖1-5電路中，邏輯上A與B反相，始終為邏輯“1”,為什么實(shí)驗(yàn)步驟4（2）中觸發(fā)器會(huì)得到觸發(fā)脈沖翻轉(zhuǎn)？根據(jù)實(shí)驗(yàn)內(nèi)容6的結(jié)果，4位二進(jìn)制計(jì)數(shù)器的狀態(tài)以多少個(gè)時(shí)鐘周期循環(huán)？對(duì)時(shí)鐘脈沖的分頻率是多少？以此類推，8位二進(jìn)制計(jì)數(shù)器的分頻率為多少？實(shí)驗(yàn)報(bào)告要求完成預(yù)習(xí)要求。2.完成實(shí)驗(yàn)內(nèi)容中的記錄要求，描繪實(shí)驗(yàn)波形圖。3.分析實(shí)驗(yàn)內(nèi)容5，6各輸出信號(hào)對(duì)時(shí)鐘的分頻率。4.回答思考題。09同步時(shí)序電路邏輯設(shè)計(jì)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康恼莆誐ealy型時(shí)序電路的設(shè)計(jì)方法。驗(yàn)證所設(shè)計(jì)電路的邏輯功能。體會(huì)狀態(tài)分配對(duì)電路復(fù)雜性的影響。實(shí)驗(yàn)原理同步時(shí)序電路有Mealy型和Moore型兩類：Mealy型同步時(shí)序電路的輸出是時(shí)序邏輯電路狀態(tài)及控制輸入的函數(shù)；Moore型同步時(shí)序電路的輸出只是時(shí)序電路狀態(tài)的函數(shù)。但這兩種電路的設(shè)計(jì)過(guò)程是基本相同的，設(shè)計(jì)步驟如下：分析設(shè)計(jì)任務(wù)，設(shè)置狀態(tài)，畫出狀態(tài)轉(zhuǎn)換表。這是設(shè)計(jì)過(guò)程中最重要的一步，只有對(duì)所設(shè)計(jì)的任務(wù)有全面深刻的理解，并且掌握一定設(shè)計(jì)經(jīng)驗(yàn)和技巧，才能作出一個(gè)既完整又簡(jiǎn)單的狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表。狀態(tài)化簡(jiǎn)。狀態(tài)的多少直接影響到電路的復(fù)雜程度，因此，設(shè)計(jì)時(shí)必須把原始狀態(tài)化簡(jiǎn)為“最簡(jiǎn)狀態(tài)”。同時(shí)根據(jù)化簡(jiǎn)后的狀態(tài)數(shù)來(lái)確定“記憶電路”的單元數(shù)。如果化簡(jiǎn)后的狀態(tài)數(shù)是“m”，則記憶單元數(shù)為,取整數(shù)。狀態(tài)分配。這是利用二進(jìn)制碼對(duì)狀態(tài)進(jìn)行編碼的過(guò)程，其目的在于簡(jiǎn)化時(shí)序邏輯電路中的組合網(wǎng)絡(luò)。狀態(tài)分配是一個(gè)非常困難的問(wèn)題，只能在設(shè)計(jì)時(shí)進(jìn)行比較才能判別狀態(tài)分配是否合理。觸發(fā)器選型。通?？赏ㄟ^(guò)實(shí)際所能提供的觸發(fā)器類型進(jìn)行設(shè)計(jì)。選定觸發(fā)器后，則根據(jù)狀態(tài)轉(zhuǎn)換真值表和觸發(fā)器激勵(lì)表作出觸發(fā)器控制輸入函數(shù)的卡諾圖，然后對(duì)卡諾圖化簡(jiǎn)，求出各觸發(fā)器的激勵(lì)函數(shù)和輸出函數(shù)。檢查自啟動(dòng)能力，作出電路圖。若電路所選用的觸發(fā)器個(gè)數(shù)與電路的有效狀態(tài)數(shù)n滿足，則有個(gè)無(wú)效狀態(tài)存在。在設(shè)計(jì)時(shí)，沒有考慮無(wú)效狀態(tài)的控制和輸出。而電路在上電時(shí)的狀態(tài)是隨機(jī)的，可能處于無(wú)效狀態(tài)。所以設(shè)計(jì)完成后，必須分析電路處于無(wú)效狀態(tài)時(shí)的工作情況。若隨著時(shí)鐘脈沖的輸入，電路能自動(dòng)轉(zhuǎn)換到有效狀態(tài)并實(shí)現(xiàn)正確的邏輯控制輸出，則電路具有自啟動(dòng)能力。否則，必須修改電路使之能夠自啟動(dòng)。下面通過(guò)一個(gè)例題說(shuō)明其設(shè)計(jì)過(guò)程。例設(shè)計(jì)“111”序列檢測(cè)器解（1）分析題義，設(shè)置狀態(tài)，畫出