存儲(chǔ)周期課件

第4章主存儲(chǔ)器4.1主存儲(chǔ)器概述4.2讀/寫存儲(chǔ)器4.3非易失性存儲(chǔ)器4.4DRAM的研制與發(fā)展4.5半導(dǎo)體存儲(chǔ)器的組成與控制4.6多體交叉存儲(chǔ)器第4章主存儲(chǔ)器4.1主存儲(chǔ)器概述1本章重難點(diǎn)1、主存的地位，操作（與CPU的連接）2、RAM存儲(chǔ)單元的工作原理3、存儲(chǔ)芯片的內(nèi)部組成、外部特征4、半導(dǎo)體存儲(chǔ)器的組成本章重難點(diǎn)1、主存的地位，操作（與CPU的連接）2以存儲(chǔ)器為中心的雙總線結(jié)構(gòu)CPUM接口接口I／OI／O系統(tǒng)總線存儲(chǔ)總線CPU2以存儲(chǔ)器為中心的雙總線結(jié)構(gòu)CPUM接口接口I／OI／O系統(tǒng)總34.1主存儲(chǔ)器概述一、主存儲(chǔ)器處于全機(jī)中心地位現(xiàn)代計(jì)算機(jī)中主存處于全機(jī)中心地位的原因是：

(1)當(dāng)前計(jì)算機(jī)正在執(zhí)行的程序和數(shù)據(jù)(除了暫存于CPU寄存器以外的所有原始數(shù)據(jù)、中間結(jié)果和最后結(jié)果)均存放在存儲(chǔ)器中。CPU直接從存儲(chǔ)器取指令或存取數(shù)據(jù)。

4.1主存儲(chǔ)器概述一、主存儲(chǔ)器處于全機(jī)中心地位4(2)計(jì)算機(jī)系統(tǒng)中輸入輸出設(shè)備數(shù)量增多，數(shù)據(jù)傳送速度加快，因此采用了直接存儲(chǔ)器存取(DMA)技術(shù)和輸入輸出通道技術(shù)，在存儲(chǔ)器與輸入輸出系統(tǒng)之間直接傳送數(shù)據(jù)。(3)共享存儲(chǔ)器的多處理機(jī)的出現(xiàn)，利用存儲(chǔ)器存放共享數(shù)據(jù)，并實(shí)現(xiàn)處理機(jī)之間的通信，更加強(qiáng)了存儲(chǔ)器作為全機(jī)中心的作用。

(2)計(jì)算機(jī)系統(tǒng)中輸入輸出設(shè)備數(shù)量增多，數(shù)據(jù)傳送速度加快，因5

現(xiàn)在大部分計(jì)算機(jī)中還設(shè)置有輔助存儲(chǔ)器(簡稱輔存)或外存儲(chǔ)器(簡稱外存)，通常用來存放主存的副本和當(dāng)前不在運(yùn)行的程序和數(shù)據(jù)。在程序執(zhí)行過程中，每條指令所需的數(shù)據(jù)及取下一條指令的操作都不能直接訪問輔助存儲(chǔ)器。

由于中央處理器是高速器件，而主存的讀寫速度則慢得多，不少指令的執(zhí)行速度與主存儲(chǔ)器技術(shù)的發(fā)展密切相關(guān)。現(xiàn)在大部分計(jì)算機(jī)中還設(shè)置有輔助存儲(chǔ)器(簡稱輔存)或外6二、主存儲(chǔ)器分類存儲(chǔ)器的器件和介質(zhì)的要求:(1)有兩個(gè)穩(wěn)定的物理狀態(tài)；(2)滿足一些技術(shù)上的要求；便于與電信號(hào)轉(zhuǎn)換，便于讀寫、速度高、容量大和可靠性高等。(3)價(jià)格。目前的計(jì)算機(jī)都使用半導(dǎo)體存儲(chǔ)器。二、主存儲(chǔ)器分類存儲(chǔ)器的器件和介質(zhì)的要求:7主存儲(chǔ)器的類型：

(1)隨機(jī)存儲(chǔ)器(簡稱RAM)隨機(jī)存儲(chǔ)器(又稱讀寫存儲(chǔ)器)指通過指令可以隨機(jī)地、個(gè)別地對(duì)各個(gè)存儲(chǔ)單元進(jìn)行訪問，一般訪問所需時(shí)間基本固定，而與存儲(chǔ)單元地址無關(guān)。

(2)只讀存儲(chǔ)器(簡稱ROM)只讀存儲(chǔ)器是一種對(duì)其內(nèi)容只能讀不能寫入的存儲(chǔ)器，在制造芯片時(shí)預(yù)先寫入內(nèi)容。它通常用來存放固定不變的程序、漢字宇型庫、字符及圖形符號(hào)等。由于它和讀寫存儲(chǔ)器分享主存儲(chǔ)器的同一個(gè)地址空間，故仍屬于主存儲(chǔ)器的一部分。主存儲(chǔ)器的類型：8(3)可編程序的只讀存儲(chǔ)器(簡稱PROM)一次性寫入的存儲(chǔ)器，寫入后，只能讀出其內(nèi)容，而不能再進(jìn)行修改。(4)可擦除可編程序只讀存儲(chǔ)器(簡稱EPROM)可用紫外線擦除其內(nèi)容的PROM，擦除后可再次寫入。(5)可用電擦除的可編程只讀存儲(chǔ)器(簡稱E2PROM)

可用電改寫其內(nèi)容的存儲(chǔ)器，近年來發(fā)展起來的快擦型存儲(chǔ)器(flashmemory)具有E2PROM的特點(diǎn)。

(3)可編程序的只讀存儲(chǔ)器(簡稱PROM)9

“非易失性存儲(chǔ)器”---即使停電，仍能保持其內(nèi)容,如:ROM,

PROM,EPROM,E2PROM“易失性存儲(chǔ)器”

---停電后，其內(nèi)容要丟失.如:RAM“非易失性存儲(chǔ)器”---即使停電，仍能保持其內(nèi)容,如:R10三、主存儲(chǔ)器的主要技術(shù)指標(biāo)

主存儲(chǔ)器的主要性能指標(biāo)為主存容量、存儲(chǔ)器存取時(shí)間和存儲(chǔ)周期時(shí)間。

三、主存儲(chǔ)器的主要技術(shù)指標(biāo)主存儲(chǔ)器的主要性能指11存儲(chǔ)字:計(jì)算機(jī)可尋址的最小信息單位.字長:一個(gè)存儲(chǔ)字所包括的二進(jìn)制位數(shù)。訪問存儲(chǔ)器單位:

字可尋址,字節(jié)可尋址.主存儲(chǔ)器的容量:以字或字節(jié)為單位來表示主存儲(chǔ)器存儲(chǔ)單元的總數(shù).格式:字長*字?jǐn)?shù)(位/字節(jié)).例:1K*4(位)地址二進(jìn)制位數(shù)=Log2字?jǐn)?shù)=log21K=10

數(shù)據(jù)二進(jìn)制位數(shù)=字長=4存儲(chǔ)字:計(jì)算機(jī)可尋址的最小信息單位.12

存取時(shí)間(memoryaccesstime)又稱存儲(chǔ)器訪問時(shí)間，是指從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間。

存儲(chǔ)周期(memorycycletime)指連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作(例如連續(xù)兩次讀操作)所需間隔的最小時(shí)間。通常，存儲(chǔ)周期略大于存取時(shí)間，其差別與主存儲(chǔ)器的物理實(shí)現(xiàn)細(xì)節(jié)有關(guān)。存取時(shí)間(memoryaccesstime)又稱存13四、主存儲(chǔ)器的基本操作

主存儲(chǔ)器用來暫時(shí)存儲(chǔ)CPU正在使用的指令和數(shù)據(jù)，它和CPU的關(guān)系最為密切。主存儲(chǔ)器和CPU的連接由總線支持連接形式如圖。

四、主存儲(chǔ)器的基本操作主存儲(chǔ)器用來暫時(shí)存儲(chǔ)CPU正14CPU與主存之間采取異步工作方式，以ready信號(hào)表示一次訪存操作的結(jié)束。CPU與主存之間采取異步工作方式，以ready信號(hào)表示一次訪154.2讀/寫存儲(chǔ)器(即隨機(jī)存儲(chǔ)(RAM))半導(dǎo)體存儲(chǔ)器工藝雙極型MOS型TTL型ECL型速度很快、功耗大、容量小電路結(jié)構(gòu)PMOSNMOSCMOS功耗小、容量大工作方式靜態(tài)MOS動(dòng)態(tài)MOS存儲(chǔ)信息原理靜態(tài)存儲(chǔ)器SRAM動(dòng)態(tài)存儲(chǔ)器DRAM（雙極型、靜態(tài)MOS型）：依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機(jī)制存儲(chǔ)信息。（動(dòng)態(tài)MOS型）：依靠電容存儲(chǔ)電荷的原理存儲(chǔ)信息。功耗較大,速度快,作Cache。功耗較小,容量大,速度較快,作主存。（靜態(tài)MOS除外）4.2讀/寫存儲(chǔ)器(即隨機(jī)存儲(chǔ)(RAM))半導(dǎo)體存儲(chǔ)器工藝16一、靜態(tài)MOS存儲(chǔ)單元與存儲(chǔ)芯片1.六管單元（1）組成T1、T3：MOS反相器Vcc觸發(fā)器T3T1T4T2T2、T4：MOS反相器T5T6T5、T6：控制門管ZZ：字線，選擇存儲(chǔ)單元位線，完成讀/寫操作WWW、W：（2）定義“1”：T1導(dǎo)通，T2截止；“0”：T1截止，T2導(dǎo)通。一、靜態(tài)MOS存儲(chǔ)單元與存儲(chǔ)芯片1.六管單元（1）組成T117（3）工作T5、T6Z：加高電平，（4）保持只要電源正常，保證向?qū)ü芴峁╇娏?，便能維持一管導(dǎo)通，另一管截止的狀態(tài)不變，∴稱靜態(tài)。VccT3T1T4T2T5T6ZWW導(dǎo)通，選中該單元。寫入：在W、W上分別加高、低電平，寫0；反之寫1。讀出：根據(jù)W上有電流讀1，W上有電流讀0。Z：加低電平，T5、T6截止，該單元未選中，保持原狀態(tài)。靜態(tài)單元是非破壞性讀出，讀出后不需重寫。（3）工作T5、T6Z：加高電平，（4）保持只要電源正常，保182.地址譯碼系統(tǒng)

(1)．單譯碼方式：2.地址譯碼系統(tǒng)(1)．單譯碼方式：19(2).雙譯碼方式：（行列譯碼方式）(2).雙譯碼方式：（行列譯碼方式）20下面是使用上述單元組成的16*1的靜態(tài)存儲(chǔ)器結(jié)構(gòu)圖：WE=0執(zhí)行寫操作WE=1執(zhí)行讀操作DIN為寫入數(shù)據(jù)DOUT為讀出數(shù)據(jù)0001101111100100下面是使用上述單元組成的16*1的靜態(tài)存儲(chǔ)器結(jié)構(gòu)圖：WE21地址端：（2）內(nèi)部尋址邏輯2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9~A0（入）數(shù)據(jù)端：D3~D0（入/出）控制端：片選CS=0選中芯片=1未選中芯片寫使能WE=0寫=1讀電源、地尋址空間1K，存儲(chǔ)矩陣分為4個(gè)位平面，每面1K×1位。3.存儲(chǔ)芯片例.SRAM芯片2114（1K×4位）（1）外特性地址端：（2）內(nèi)部尋址邏輯2114（1K×4）191018A22X0每面矩陣排成64行×16列。行譯碼6位行地址X63列譯碼Y0Y15Xi讀/寫線路YiWWWW兩級(jí)譯碼一級(jí)：地址譯碼，選擇字線、位線。二級(jí)：一根字線和一組位線交叉，選擇一位單元。4位列地址64×1664×1664×1664×161K1K1K1KX0每面矩陣排成64行×16列。行譯碼6位行地址X63列23(2)開關(guān)特性靜態(tài)存儲(chǔ)器的片選、寫允許、地址和寫入數(shù)據(jù)在時(shí)間配合上有一定要求。描述這些配合要求的參數(shù)以及輸出傳輸延遲有很多種。了解這些參數(shù)對(duì)于正確使用存儲(chǔ)器是很重要的。下面介紹這些參數(shù)。(2)開關(guān)特性靜態(tài)存儲(chǔ)器的片選、寫允許、地址和寫入數(shù)24①讀周期的參數(shù)

根據(jù)地址和片選信號(hào)建立時(shí)間的先后不同，有兩種讀數(shù)時(shí)間。若片選信號(hào)先建立，其輸入輸出波形如圖4．5(a)所示；若地址先建立，其輸入輸出波形如圖4．5(b)所示。和它相對(duì)應(yīng)的參數(shù)有：地址讀數(shù)時(shí)間taAdr片選讀時(shí)間taCS片禁止到輸出的傳輸延遲tPLHCS→Dout地址對(duì)片選的建立時(shí)間tSUAdr→CS①讀周期的參數(shù)根據(jù)地址和片選信號(hào)建立時(shí)間的先后不同，有兩25存儲(chǔ)周期課件26②寫周期的參數(shù)地址對(duì)寫允許WE的建立時(shí)間tSUAdr，地址對(duì)寫允許WE的保持時(shí)間thAdr，片選對(duì)寫控制的建立時(shí)間tsuCS和保持時(shí)間thCS輸入數(shù)據(jù)對(duì)寫允許的建立時(shí)間tsuDIN數(shù)據(jù)對(duì)寫允許的保持時(shí)間thDIN最小寫允許寬度tWWE②寫周期的參數(shù)地址對(duì)寫允許WE的建立時(shí)間tSUAdr，27在WE=0期間不允許地址發(fā)生變化在WE=0期間不允許地址發(fā)生變化28存儲(chǔ)原理：將存儲(chǔ)信息以電荷的形式存于電容上，不需要電源持續(xù)供電，可以是MOS柵極電容，也可以是專用的MOS電容。電容充至高電平為1，放至低電平為0。不需雙穩(wěn)態(tài)電路，充電后MOS管可以斷開，電荷的泄漏極少，這降低了芯片的功耗。DRAM集成度增大，每片容量大，功耗小。當(dāng)MOS管斷開，有電荷泄露，時(shí)間長，放電后難以識(shí)別所存儲(chǔ)的信息，因此經(jīng)過一定時(shí)間需要對(duì)存1的電容重新充電，即需要刷新。2．動(dòng)態(tài)存儲(chǔ)器(DRAM)存儲(chǔ)原理：2．動(dòng)態(tài)存儲(chǔ)器(DRAM)29(1)三管存儲(chǔ)單元和存儲(chǔ)器原理組成:T1,T2,T3,C定義:1:C有電荷0:C上無電荷工作:

讀出:讀出數(shù)據(jù)線預(yù)充電至高電位，然后讀出選擇線來高電位，用讀出數(shù)據(jù)線的有/無變低來表示1/0.

寫入:寫入選擇線高.寫1:寫入數(shù)據(jù)線高,C充電寫0:寫入數(shù)據(jù)線低,C放電(1)三管存儲(chǔ)單元和存儲(chǔ)器原理組成:T1,T2,T3,C30++--字線位線寫1：使位線為低電平，若CS上無電荷，則VDD向CS充電；若CS上有電荷，則CS無充放電動(dòng)作。寫0：使位線為高電平，若CS上無電荷，則CS無充放電動(dòng)作，

若CS上有電荷，則CS把所存電放完。讀操作：首先使位線充電至高電平，當(dāng)字線來高電平后，T導(dǎo)通，①若CS上無電荷，則位線上無電位變化(讀出為0)；

②

若CS上有電荷則會(huì)放電，并使位線電位由高變低，接在位線上的讀出放大器會(huì)感知這種變化，讀出為1。VDDCS柵極T源極漏極充電放電定義：“0”：Cs無電荷“1”：Cs有電荷(2)單管單元的讀寫原理++--字線位寫1：使位線為低電平，若CS上無電31++--VDDCS字線位線T寫1：使位線為低電平，低若CS上無電荷，則VDD向CS充電；把1信號(hào)寫入了電容CS中。若CS上有電荷，則CS的電荷不變，保持原記憶的1信號(hào)不變。++--VDDCS字線位T寫1：使位線為低電平，32++--VDDCS字線位線T寫1：使位線為低電平，低若CS上有電荷，則CS的電荷不變，保持原記憶的1信號(hào)不變。++--VDDCS字線位T寫1：使位線為低電平，33++--VDDCS字線位線T高寫0：使位線為高電平，若CS上有電荷，則CS通過T放電；若CS上無電荷，則CS無充放電動(dòng)作，保持原記憶的0信號(hào)不變。把0信號(hào)寫入了電容CS中。++--VDDCS字線位T高寫0：使位線為高電平，34VDDCS字線位線T高寫0：使位線為高電平，當(dāng)字線變高電平后，若CS上無電荷，則CS無充放電動(dòng)作，保持原記憶的0信號(hào)不變。VDDCS字線位T高寫0：使位線為高電平，當(dāng)字線變高電平35++--VDDCS字線位線T接在位線上的讀出放大器會(huì)感知這種變化，讀出為1。高，T導(dǎo)通，高讀操作：首先使位線充電至高電平，當(dāng)字線來高電平后，T導(dǎo)通，低①

若CS上無電荷，則位線上無電位變化，讀出為0；②

若CS上有電荷，則會(huì)放電，并使位線電位由高變低，++--VDDCS字線位T接在位線上的讀出放大器會(huì)感知這種36保持Z：加低電平，T截止，該單元未選中，保持原狀態(tài)。單管單元是破壞性讀出，讀出后需重寫。保持Z：加低電平，T截止，該單元未選中，保持原狀態(tài)。單管單元37單管單元的優(yōu)點(diǎn):線路簡單，單元占用面積小，因此容量大，速度快。單管單元的缺點(diǎn)：讀出是破壞性的，故讀出后要立即對(duì)單元進(jìn)行“重寫”，以恢復(fù)原信息；單元讀出信號(hào)很小，要求有高靈敏度的讀出放大器。單管單元的優(yōu)點(diǎn):線路簡單，單元占用面積小，因此容量大，速度快38下面以16KXl動(dòng)態(tài)存儲(chǔ)器為例介紹動(dòng)態(tài)存儲(chǔ)器的原理。下面以16KXl動(dòng)態(tài)存儲(chǔ)器為例介紹動(dòng)態(tài)存儲(chǔ)器的原理。39地址端：2164（64K×1）18916VccCASDoA6A3A4A5A7A7~A0（入）數(shù)據(jù)端：Di（入）控制端：片選寫使能WE=0寫=1讀電源、地空閑/刷新DiWERASA0A2A1GND分時(shí)復(fù)用，提供16位地址。Do（出）行地址選通RAS列地址選通CAS：=0時(shí)A7~A0為行地址高8位地址：=0時(shí)A7~A0為列地址低8位地址1腳未用，或在新型號(hào)中用于片內(nèi)自動(dòng)刷新。(3)存儲(chǔ)芯片舉例:地址端：2164（64K×1）18916VccCASDo40(4)再生(刷新)原因：DRAM是通過把電荷充積到MOS管的柵極電容或?qū)ｉT的MOS電容中去來實(shí)現(xiàn)信息存儲(chǔ)的。但是由于電容漏電阻的存在，隨著時(shí)間的增加，其電荷會(huì)逐漸漏掉，從而使存儲(chǔ)的信息丟失。為了保證存儲(chǔ)信息不遭破壞，必須在電荷漏掉以前就進(jìn)行充電，以恢復(fù)原來的電荷。定義：把這一充電過程稱為再生，或稱為刷新。對(duì)于DRAM，再生一般應(yīng)在小于或等于2ms的時(shí)間內(nèi)進(jìn)行一次。SRAM則不同，由于SRAM是以雙穩(wěn)態(tài)電路為存儲(chǔ)單元的，因此它不需要再生。(4)再生(刷新)原因：DRAM是通過把電荷充積到MOS管的41

DRAM采用“讀出”方式進(jìn)行再生。單管單元的讀出是破壞性的(若單元中原來充有電荷，讀出時(shí)，Cs放電)，而接在單元數(shù)據(jù)線上的讀放是一個(gè)再生放大器，在讀出的同時(shí)，讀放又使該單元的存儲(chǔ)信息自動(dòng)地得以恢復(fù)。由于DRAM每列都有自己的讀放，因此，只要依次改變行地址，輪流對(duì)存儲(chǔ)矩陣的每一行所有單元同時(shí)進(jìn)行讀出，當(dāng)把所有行全部讀出一遍，就完成了對(duì)存儲(chǔ)器的再生(這種再生稱行地址再生)。DRAM采用“讀出”方式進(jìn)行再生。42動(dòng)態(tài)存儲(chǔ)器的刷新1.刷新定義和原因定期向電容補(bǔ)充電荷刷新動(dòng)態(tài)存儲(chǔ)器依靠電容電荷存儲(chǔ)信息。平時(shí)無電源供電，時(shí)間一長電容電荷會(huì)泄放，需定期向電容補(bǔ)充電荷，以保持信息不變。動(dòng)態(tài)存儲(chǔ)器的刷新1.刷新定義和原因定期向電容補(bǔ)充電荷刷新動(dòng)態(tài)43注意刷新與重寫的區(qū)別。破壞性讀出后重寫，以恢復(fù)原來的信息?！白x出”方式的刷新2.最大刷新間隔（刷新周期）在此期間，必須對(duì)所有動(dòng)態(tài)單元刷新一遍。各動(dòng)態(tài)芯片可同時(shí)刷新，片內(nèi)按行刷新非破壞性讀出的動(dòng)態(tài)M，需補(bǔ)充電荷以保持原來的信息。刷新邏輯(專門處理)2ms3.刷新方法（按行讀）。注意刷新與重寫的區(qū)別。破壞性讀出后重寫，以恢復(fù)原來的信息。44對(duì)主存的訪問由CPU提供行、列地址，隨機(jī)訪問2ms內(nèi)集中安排所有刷新周期。CPU訪存：4.刷新周期的安排方式死區(qū)用在實(shí)時(shí)要求不高的場(chǎng)合。動(dòng)態(tài)芯片刷新：由刷新地址計(jì)數(shù)器提供行地址，定時(shí)刷新（1）集中刷新R/W刷新R/W刷新2ms50ns對(duì)主存的訪問由CPU提供行、列地址，隨機(jī)訪問2ms內(nèi)集中安排45例如，一個(gè)存儲(chǔ)器有1024行，系統(tǒng)工作周期為2OOns。RAM刷新周期為2ms。這樣，在每個(gè)刷新周期內(nèi)共有10000個(gè)工作周期，其中用于再生的為1024個(gè)工作周期，用于讀和寫的為8976個(gè)工作周期。

集中刷新的缺點(diǎn)是在刷新期間不能訪問存儲(chǔ)器，有時(shí)會(huì)影響計(jì)算機(jī)系統(tǒng)的正確工作。例如，一個(gè)存儲(chǔ)器有1024行，系統(tǒng)工作周期為2OOns。RA462ms（2）分步刷新例.各刷新周期分散安排在2ms內(nèi)。用在大多數(shù)計(jì)算機(jī)中。每隔一段時(shí)間刷新一行。如在128行的DRAM中128行≈15.6微秒每隔15.6微秒提一次刷新請(qǐng)求，刷新一行；2毫秒內(nèi)刷新完所有行R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新請(qǐng)求刷新請(qǐng)求（DMA請(qǐng)求）（DMA請(qǐng)求）2ms（2）分步刷新例.各刷新周期分散安排在2ms內(nèi)。用在大47(5)時(shí)序圖

DRAM有以下幾種工作方式：讀工作方式，寫工作方式，讀—改寫工作方式，頁面工作方式和再生工作方式。下面介紹這幾種工作方式的時(shí)序圖，在介紹時(shí)序圖前，先介紹RAS，CAS與地址Adr的相互關(guān)系(圖4．10)。(5)時(shí)序圖DRAM有以下幾種工作方式：讀工作方48注意

(1)CAS的下沿必須滯后于RAS的下沿.(2)RAS，CAS的負(fù)電平及正電平寬度要求.(3)行地址對(duì)RAS的下沿以及列地址對(duì)CAS的下沿均應(yīng)有足夠的地址建立時(shí)間t1,t2和地址保持時(shí)間t3，t4。注意(1)CAS的下沿必須滯后于RAS的下沿.49①讀工作方式(WE=1)①讀工作方式(WE=1)50②寫工作方式(WE=0)②寫工作方式(WE=0)51③讀—改寫工作方式③讀—改寫工作方式52④頁面工作方式④頁面工作方式53⑤再生工作方式

再生工作原理已作過介紹，再生工作方式將在下面討論，這里不再討論。⑤再生工作方式54(6)DRAM與SRAM的比較

DRAM的優(yōu)點(diǎn):(a)每片存儲(chǔ)容量較大；引腳數(shù)少。(b)價(jià)格比較便宜。(c)所需功率大約只有SRAM的1／6。

DRAM作為計(jì)算機(jī)主存儲(chǔ)器的主要元件得到了廣泛的應(yīng)用.(6)DRAM與SRAM的比較55

DRAM的缺點(diǎn):(a)速度比SRAM要低。(b)DRAM需要再生，這不僅浪費(fèi)了寶貴的時(shí)間，還需要有配套的再生電路，它也要用去一部分功率。

SRAM一般用作容量不大的高速存儲(chǔ)器。DRAM的缺點(diǎn):56

SRAM

DRAM存儲(chǔ)信息

觸發(fā)器

電容

破壞性讀出

非

是需要刷新不要

需要送行列地址同時(shí)送

分兩次送運(yùn)行速度快

慢集成度

低

高發(fā)熱量大

小存儲(chǔ)成本高

低用途 cache 主存SRAM574．3非易失性半導(dǎo)體存儲(chǔ)器易失性存儲(chǔ)器(DRAM和SRAM):當(dāng)?shù)綦姇r(shí)，所存儲(chǔ)的內(nèi)容立即消失。非易失性半導(dǎo)體存儲(chǔ)器:即使停電，所存儲(chǔ)的內(nèi)容也不會(huì)丟失。

根據(jù)半導(dǎo)體制造工藝的不同，可分為ROM，PROM，EPROM，E2PROM和FlashMemory。4．3非易失性半導(dǎo)體存儲(chǔ)器易失性存儲(chǔ)器(DRAM和SRA581．只讀存儲(chǔ)器(ROM)

掩模式ROM由芯片制造商在制造時(shí)寫入內(nèi)容，以后只能讀而不能再寫入。其基本存儲(chǔ)原理是以元件的“有／無”來表示該存儲(chǔ)單元的信息(“1”或“0”)，可以用二極管或晶體管作為元件，顯而易見，其存儲(chǔ)內(nèi)容是不會(huì)改變的。1．只讀存儲(chǔ)器(ROM)掩模式ROM由芯片制造商在制592．可編程序的只讀存儲(chǔ)器(PROM)PROM可由用戶根據(jù)自己的需要來確定ROM中的內(nèi)容，常見的熔絲式PROM是以熔絲的接通和斷開來表示所存的信息為“1”或“0”。剛出廠的產(chǎn)品，其熔絲是全部接通的，使用前，用戶根據(jù)需要斷開某些單元的熔絲(寫入)。顯而易見，斷開后的熔絲是不能再接通了，因此，它是一次性寫入的存儲(chǔ)器。掉電后不會(huì)影響其所存儲(chǔ)的內(nèi)容。2．可編程序的只讀存儲(chǔ)器(PROM)PROM可由603．可擦可編程序的只讀存儲(chǔ)器(EPROM)EPROM的基本存儲(chǔ)單元由一個(gè)管子組成，但管子內(nèi)多增加了一個(gè)浮置柵。3．可擦可編程序的只讀存儲(chǔ)器(EPROM)EPROM的基61編程序(寫入)時(shí)，在控制柵的高壓吸引下，自由電子越過氧化層進(jìn)入浮置柵；當(dāng)浮置柵極獲得足夠多的自由電子后，漏源極間便形成導(dǎo)電溝道(接通狀態(tài))，信息存儲(chǔ)在周圍都被氧化層絕緣的浮置柵上，即使掉電，信息仍保存。改寫時(shí)，先將其全部內(nèi)容擦除，然后再編程。擦除是靠紫外線使浮置柵上電荷泄漏而實(shí)現(xiàn)的。EPROM的編程次數(shù)不受限制。編程序(寫入)時(shí)，在控制柵的高壓吸引下，自由電子越過氧化層進(jìn)624．可電擦可編程序只讀存儲(chǔ)器(E2PROM)

E2PROM每個(gè)存儲(chǔ)單元采用兩個(gè)晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。E2PROM的編程序原理與EPROM相同，但擦除原理完全不同，重復(fù)改寫的次數(shù)有限制(因氧化層被磨損)。其讀寫操作類似于SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多。4．可電擦可編程序只讀存儲(chǔ)器(E2PROM)E2PROM每635．快擦除讀寫存儲(chǔ)器(FlashMemory)FlashMemory是用單管來存儲(chǔ)一位信息，用電來擦除,但是它只能擦除整個(gè)區(qū)或整個(gè)器件。在源極上加高壓Vpp，控制柵接地，在電場(chǎng)作用下，浮置柵上的電子越過氧化層進(jìn)入源極區(qū)而全部消失，實(shí)現(xiàn)整體擦除或分區(qū)擦除。5．快擦除讀寫存儲(chǔ)器(FlashMemory)Fla64

快擦除讀寫存儲(chǔ)器于1983年推出，1988年商品化。它兼有ROM和RAM倆者的性能，又有ROM，DRAM一樣的高密度。目前價(jià)格已略低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲(chǔ)量、非易失性、低價(jià)格、可在線改寫和高速度(讀)等特性的存儲(chǔ)器。它是近年來發(fā)展很快很有前途的存儲(chǔ)器。快擦除讀寫存儲(chǔ)器于1983年推出，1988年商品化。它兼654．4DRAM的研制與發(fā)展

近年來，開展了基于DRAM結(jié)構(gòu)的研究與發(fā)展工作，現(xiàn)簡單介紹于下：4．4DRAM的研制與發(fā)展近年來，開展了基于DRA661．增強(qiáng)型DRAM(EDRAM)

增強(qiáng)型DRAM(EDRAM)改進(jìn)了CMOS制造工藝，使晶體管開關(guān)加速，其結(jié)果使EDRAM的存取時(shí)間和周期時(shí)間比普通DRAM減少一半，而且在EDRAM芯片中還集成了小容量SRAMcache(有關(guān)cache的原理見7．3節(jié))。例如，在4Mb(1MX4位)EDRAM芯片中，內(nèi)含4MbDRAM和2Kb(512X4位)SRAMcache。4Mb(1MX4位)DRAM的訪問地址為20位，其中11位為行地址，9位為列地址，片內(nèi)的SRAM與DRAM之間的總線寬度為256字節(jié)(2Kb)，因此在SRAM中保存的是最后一次讀操作所在行的全部內(nèi)容(29X4位，即512X4位)，如果下次訪問的是該行內(nèi)容，則可直接訪問快速SRAMcache。1．增強(qiáng)型DRAM(EDRAM)增強(qiáng)型DRAM(ED672．cacheDRAM(CDRAM)

其原理與EDRAM相似，其主要差別是SRAMcache的容量較大，且與真正的cache原理相同。在存儲(chǔ)器直接連接處理器的系統(tǒng)中，cacheDRAM可取代第二級(jí)cache和主存儲(chǔ)器(第一級(jí)cache在處理器芯片中)。CDRAM還可用作緩沖器支持?jǐn)?shù)據(jù)塊的串行傳送。例如，用于顯示屏幕的刷新，CDRAM可將數(shù)據(jù)從DRAM預(yù)取到SRAM中，然后由SRAM傳送到顯示器。2．cacheDRAM(CDRAM)其原理與EDRA683.EDODRAM

擴(kuò)充數(shù)據(jù)輸出(extendeddataout，簡稱EDO)，它在完成當(dāng)前內(nèi)存周期前即可開始下一內(nèi)存周期的操作，因此能提高數(shù)據(jù)帶寬或傳輸率。3.EDODRAM擴(kuò)充數(shù)據(jù)輸出(extendedd694．同步DRAM(SDRAM)

具有新結(jié)構(gòu)和新接口的SDRAM已被廣泛應(yīng)用于計(jì)算機(jī)系統(tǒng)中。它的讀寫周期(10ns～15ns)比EDODRAM(20ns～30ns)快，有望取代EDODRAM。4．同步DRAM(SDRAM)具有新結(jié)構(gòu)和新接口的S70

典型的DRAM是異步工作的，處理器送地址和控制信號(hào)到存儲(chǔ)器后，等待存儲(chǔ)器進(jìn)行內(nèi)部操作(選擇行線和列線，讀出信號(hào)放大，并送輸出緩沖器等)，此時(shí)處理器只能等待，因而影響了系統(tǒng)性能。

而SDRAM與處理器之間的數(shù)據(jù)傳送是同步的，在系統(tǒng)時(shí)鐘控制下，處理器送地址和控制命令到SDRAM后，在經(jīng)過一定數(shù)量(其值是已知的)的時(shí)鐘周期后，SDRAM完成讀或?qū)懙膬?nèi)部操作。在此期間，處理器可以去進(jìn)行其他工作，而不必等待之。典型的DRAM是異步工作的，處理器送地址和控制信號(hào)到存71

SDRAM的內(nèi)部邏輯如圖4．17所示。SDRAM采用成組傳送方式(即一次傳送一組數(shù)據(jù))，除了傳送第一個(gè)數(shù)據(jù)需要地址建立時(shí)間和行線充電時(shí)間以外，在以后順序讀出數(shù)據(jù)時(shí)，均可省去上述時(shí)間，因此SDRAM對(duì)讀出存儲(chǔ)陣列中同一行的一組順序數(shù)據(jù)特別有效；對(duì)順序傳送大量數(shù)據(jù)(如字處理和多媒體等)特別有效。圖4．17中的方式寄存器和控制邏輯給用戶提供了附加的功能：①允許用戶設(shè)置成組傳送數(shù)據(jù)的長度；②允許程序員設(shè)定SDRAM接收命令后到開始傳送數(shù)據(jù)的等待時(shí)間。

另外，SDRAM芯片內(nèi)部有兩個(gè)存儲(chǔ)體，提供了芯片內(nèi)部并行操作(讀／寫)的機(jī)會(huì)。SDRAM的內(nèi)部邏輯如圖4．17所示。SDRAM采用成72存儲(chǔ)周期課件735．RambusDRAM(RDRAM)

由Rambus公司開發(fā)的RambusDRAM著重研究提高存儲(chǔ)器頻帶寬度問題。該芯片采取垂直封裝，所有引出針都從一邊引出，使得存儲(chǔ)器的裝配非常緊湊。它與CPU之間傳送數(shù)據(jù)是通過專用的RDRAM總線進(jìn)行的，而且不用通常的RAS，CAS，WE和CE信號(hào)。該芯片采取異步成組數(shù)據(jù)傳輸協(xié)議，在開始傳送時(shí)需要較大存取時(shí)間(例如48ns)，以后可達(dá)到500Mb／s的傳輸率。能達(dá)到這樣的高速度是因?yàn)榫_地規(guī)定了總線的阻抗、時(shí)鐘和信號(hào)。RDRAM從高速總線上得到訪存請(qǐng)求，包括地址、操作類型和傳送的字節(jié)數(shù)。

Rambus得到Intel公司的支持，其高檔的PentiumIII處理器將采用RambusDRAM結(jié)構(gòu)。5．RambusDRAM(RDRAM)由Rambu746．集成隨機(jī)存儲(chǔ)器(IRAM)

將整個(gè)DRAM系統(tǒng)集成在一個(gè)芯片內(nèi)，包括存儲(chǔ)單元陣列；刷新邏輯；裁決邏輯、地址分時(shí)、控制邏輯及時(shí)序等。片內(nèi)還附加有測(cè)試電路。6．集成隨機(jī)存儲(chǔ)器(IRAM)將整個(gè)DRAM系統(tǒng)集成757．ASICRAM

根據(jù)用戶需求而設(shè)計(jì)的專用存儲(chǔ)器芯片，它以RAM為中心，并結(jié)合其他邏輯功能電路。例如，視頻存儲(chǔ)器(videomemory)是顯示專用存儲(chǔ)器，它接收外界送來的圖像信息，然后向顯示系統(tǒng)提供高速串行信息。7．ASICRAM根據(jù)用戶需求而設(shè)計(jì)的專用存儲(chǔ)器芯764．5半導(dǎo)體存儲(chǔ)器的組成與控制

半導(dǎo)體存儲(chǔ)器的讀寫時(shí)間一般在十幾至幾百毫微秒之間，其芯片集成度高，體積小，片內(nèi)還包含有譯碼器和寄存器等電路。常用的半導(dǎo)體存儲(chǔ)器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16MXl位和4MX4位等種類。4．5半導(dǎo)體存儲(chǔ)器的組成與控制半導(dǎo)體存儲(chǔ)器的讀771．存儲(chǔ)器容量擴(kuò)展

1個(gè)存儲(chǔ)器的芯片的容量是有限的，它在字?jǐn)?shù)或字長方面與實(shí)際存儲(chǔ)器的要求都有很大差距，所以需要在字向和位向進(jìn)行擴(kuò)充才能滿足需要。設(shè)計(jì)前確定: 所設(shè)計(jì)的存儲(chǔ)器的總?cè)萘浚鹤謹(jǐn)?shù)*位數(shù) 所選用的存儲(chǔ)芯片，需要在字/位上擴(kuò)展

1．存儲(chǔ)器容量擴(kuò)展1個(gè)存儲(chǔ)器的芯片的容量是有限的78(1)位擴(kuò)展

概念:位擴(kuò)展指的是用多個(gè)存儲(chǔ)器器件對(duì)字長進(jìn)行擴(kuò)充。

方法:位擴(kuò)展的連接方式是將多片存儲(chǔ)器的地址、片選CS、讀寫控制端R／W相應(yīng)并聯(lián)，數(shù)據(jù)端分別引出。(1)位擴(kuò)展概念:位擴(kuò)展指的是用多個(gè)存儲(chǔ)器器件對(duì)字長進(jìn)行擴(kuò)79例1:16KX4位芯片組成16KX8位的存儲(chǔ)器例1:16KX4位芯片組成16KX8位的存儲(chǔ)器80數(shù)據(jù)線8根D7D0地址線22根A21A0CSR/W··例2：用4M1的芯片組成4M8的存儲(chǔ)器I/OI/O4M1I/OI/O數(shù)據(jù)線8根D7地址線22根A21CSR/W··例2：用4M81(2)字?jǐn)U展

概念:

字?jǐn)U展指的是增加存儲(chǔ)器中字的數(shù)量。

方法:

靜態(tài)存儲(chǔ)器進(jìn)行字?jǐn)U展時(shí)，將各芯片的地址線、數(shù)據(jù)線、讀寫控制線相應(yīng)并聯(lián)，而由片選信號(hào)來區(qū)分各芯片的地址范圍。

動(dòng)態(tài)存儲(chǔ)器一般不設(shè)置CS端，但可用RAS端來擴(kuò)展字?jǐn)?shù)。只有當(dāng)RAS由“1”變“0”時(shí)，才會(huì)激發(fā)出行時(shí)鐘，存儲(chǔ)器才會(huì)工作。(2)字?jǐn)U展概念:82解題思路(1)確定需要幾個(gè)芯片(2)確定CPU發(fā)出幾位地址，即地址總線有幾根(3)芯片本身的地址線數(shù)，多余的作為片選信號(hào)(4)確定數(shù)據(jù)總線的數(shù)據(jù)線數(shù)，芯片內(nèi)部需要的數(shù)據(jù)線數(shù)(5)讀寫控制線發(fā)往所有的芯片，連接所有的連線解題思路(1)確定需要幾個(gè)芯片83例:

4個(gè)16KX8位靜態(tài)芯片組成64KX8位存儲(chǔ)器。芯片00000H3FFFH芯片14000H7FFFH芯片28000HBFFFH芯片3C000HFFFFH地址線

A15A14

A13A12A11A10A9A8A7A6A5A4A3A2A1A0

00000000000000000000H

01

10…

1111111111111111FFFFH各芯片的地址范圍：16KX816KX816KX816KX8例:4個(gè)16KX8位靜態(tài)芯片組成64KX8位存儲(chǔ)器。芯片084例:

4個(gè)16KX8位靜態(tài)芯片組成64KX8位存儲(chǔ)器。例:4個(gè)16KX8位靜態(tài)芯片組成64KX8位存儲(chǔ)器。85(3)字位擴(kuò)展

實(shí)際存儲(chǔ)器往往需要字向和位向同時(shí)擴(kuò)充。一個(gè)存儲(chǔ)器的容量為MXN位，若使用LXK位存儲(chǔ)器芯片，那么，這個(gè)存儲(chǔ)器共需要個(gè)存儲(chǔ)器芯片。(3)字位擴(kuò)展實(shí)際存儲(chǔ)器往往需要字向和位向同時(shí)擴(kuò)充。一個(gè)86例題：由Intel2114(1KX4位)芯片組成容量為4KX8位的主存儲(chǔ)器的邏輯框圖,說明地址總線和數(shù)據(jù)總線的位數(shù)，該存儲(chǔ)器與8位字長的CPU的連接關(guān)系。解：此題所用芯片是同種芯片。(1)片數(shù)=存儲(chǔ)器總?cè)萘?位)/芯片容量(位) =4K*8/(1K*4)=8(片)(2)CPU總線(由存儲(chǔ)器容量決定)地址線位數(shù)=log2(字?jǐn)?shù))=log2(4K)=12(位)數(shù)據(jù)線位數(shù)=字長=8(位)例題：由Intel2114(1KX4位)芯片組成容量為4KX87（3）芯片總線（由芯片容量決定）地址線=log2(1K)=10(位)數(shù)據(jù)線=4（位）（4）分組（組內(nèi)并行工作，cs連在一起，組間串行工作，cs分別連接譯碼器的輸出）組內(nèi)芯片數(shù)=存儲(chǔ)器字長/芯片字長=8/4=2（片）組數(shù)=芯片總數(shù)/組內(nèi)片數(shù)=8/2=4（組）（5）地址分配與片選邏輯（3）芯片總線（由芯片容量決定）8864KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址尋址：4KBA15…A12A11A10A9……A0A11~A0000

……

0001

……

1011

……

1101

……

1010

……

0100

……

0110

……

0111

……

1片選芯片地址低位地址分配給芯片，高位地址形成片選邏輯。芯片芯片地址片選信號(hào)片選邏輯訪問地址范圍1K1K1K1KA9~A0A9~A0A9~A0A9~A0CS0CS1CS2CS3A11A10A11A10A11A10A11A100000~03FF0400~07FF0800~0BFF0C00~0FFF64KB1K×41K×41K×41K×41K×41K×41K89(6)連接方式:擴(kuò)展位數(shù),擴(kuò)展單元數(shù),連接控制線(6)連接方式:擴(kuò)展位數(shù),擴(kuò)展單元數(shù),連接控制線90某半導(dǎo)體存儲(chǔ)器，按字節(jié)編址。其中，0000H~07FFH為ROM區(qū)，選用EPROM芯片（2KB/片）；0800H~13FFH為RAM區(qū)，選用RAM芯片（2KB/片和1KB/片）。地址總線A15~A0（低）。給出地址分配和片選邏輯。例2.1.計(jì)算容量和芯片數(shù)ROM區(qū)：2KBRAM區(qū)：3KB存儲(chǔ)空間分配：2.地址分配與片選邏輯先安排大容量芯片（放地址低端），再安排小容量芯片。便于擬定片選邏輯。共3片某半導(dǎo)體存儲(chǔ)器，按字節(jié)編址。其中，0000H~07FFH為91A15A14A13A12A11A10A9…A0000000……0000001……1

000011……1

0001001…1

000010……0

0001000…0低位地址分配給芯片，高位地址形成片選邏輯。芯片芯片地址片選信號(hào)片選邏輯地址范圍2K2K1KA10~A0A10~A0A9~A0CS0CS1CS2A12A11A12A11A12A115KB需13位地址尋址：ROMA12~A064KB1K2K2KRAMA10A15A14A13為全00000~07FF0800~0FFF1000~13FF塊的末地址=首地址+容量-1A15A14A13A12A11A10A9…A000092設(shè)計(jì)一半導(dǎo)體存儲(chǔ)器，其中ROM區(qū)4KB，選用ROM芯片（4K×4位/片）；RAM區(qū)3KB，選用RAM芯片（2KB/片和1K×4位/片）。地址總線A15--A0（低），雙向數(shù)據(jù)總線D7--D0（低），讀/寫線R/W，地址有效信號(hào)VMA作業(yè)：1.給出芯片地址分配和片選邏輯式2.畫出該存儲(chǔ)器邏輯框圖（各芯片信號(hào)線的連接及片選邏輯電路，注意：ROM的數(shù)據(jù)端是單向（出），不使用R/W；片選低電平有效）。(=1,片選有效；=0,片選無效)。VMA連至片選邏輯電路。設(shè)計(jì)一半導(dǎo)體存儲(chǔ)器，其中ROM區(qū)4KB，選作業(yè)：932．存儲(chǔ)控制

在存儲(chǔ)器中，往往需要增設(shè)附加電路。這些附加電路包括地址多路轉(zhuǎn)換線路、地址選通、刷新邏輯，以及讀／寫控制邏輯等。在大容量存儲(chǔ)器芯片中，為了減少芯片地址線引出端數(shù)目，將地址碼分兩次送到存儲(chǔ)器芯片，因此芯片地址線引出端減少到地址碼的一半。2．存儲(chǔ)控制在存儲(chǔ)器中，往往需要增設(shè)附加電路。這些附加電94

動(dòng)態(tài)MOS存儲(chǔ)器的刷新需要有硬件電路的支持，包括刷新計(jì)數(shù)器、刷新訪存裁決，刷新控制邏輯等。這些線路可以集中在RAM存儲(chǔ)控制器芯片中。

例如Intel8203DRAM控制器是為了控制2117，2118和2164DRAM芯片而設(shè)計(jì)的。2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。圖4．21是Intel8203邏輯框圖。根據(jù)它所控制的芯片不同，8203有16K與64K兩種工作模式。動(dòng)態(tài)MOS存儲(chǔ)器的刷新需要有硬件電路的支持，包括刷新計(jì)數(shù)95存儲(chǔ)周期課件963．存儲(chǔ)校驗(yàn)線路計(jì)算機(jī)在運(yùn)行過程中，主存儲(chǔ)器要和CPU、各種外圍設(shè)備頻繁地高速交換數(shù)據(jù)。由于結(jié)構(gòu)、工藝和元件質(zhì)量等種種原因，數(shù)據(jù)在存儲(chǔ)過程中有可能出錯(cuò)，所以，一般在主存儲(chǔ)器中設(shè)置差錯(cuò)校驗(yàn)線路。3．存儲(chǔ)校驗(yàn)線路計(jì)算機(jī)在運(yùn)行過程中，主存儲(chǔ)器要和CP97

實(shí)現(xiàn)差錯(cuò)檢測(cè)和差錯(cuò)校正的代價(jià)是信息冗余。

早期的計(jì)算機(jī)多采用奇偶校驗(yàn)電路，只有一位附加位，但這只能發(fā)現(xiàn)一位錯(cuò)而不能糾正。由于大規(guī)模集成電路的發(fā)展，主存儲(chǔ)器的位數(shù)可以做得更多，使多數(shù)計(jì)算機(jī)的存儲(chǔ)器有糾正錯(cuò)誤代碼的功能(ECC)。一般采用的海明碼校驗(yàn)線路可以糾正一位錯(cuò)(參見第3章)。實(shí)現(xiàn)差錯(cuò)檢測(cè)和差錯(cuò)校正的代價(jià)是信息冗余。984．6多體交叉存儲(chǔ)器

計(jì)算機(jī)中大容量的主存，可由多個(gè)存儲(chǔ)體組成，每個(gè)體都具有自己的讀寫線路、地址寄存器和數(shù)據(jù)寄存器，稱為“存儲(chǔ)模塊”。這種多模塊存儲(chǔ)器可以實(shí)現(xiàn)重疊與交叉存取。如果在M個(gè)模塊上交叉編址(M=2m)，則稱為模M交叉編址。通常采用的編址方式如圖4．22(a)所示。4．6．1編址方式4．6多體交叉存儲(chǔ)器計(jì)算機(jī)中大容量的主存，可99存儲(chǔ)周期課件100設(shè)存儲(chǔ)器包括M個(gè)模塊，每個(gè)模塊的容量為L，各存儲(chǔ)模塊進(jìn)行低位交叉編址，連續(xù)的地址分布在相鄰的模塊中。第i個(gè)模塊Mi的地址編號(hào)應(yīng)按下式給出：M*j+i其中，j=0，1，2，...，L-1i=0，1，2，...，M-1設(shè)存儲(chǔ)器包括M個(gè)模塊，每個(gè)模塊的容量為L，各存儲(chǔ)模塊進(jìn)行101存儲(chǔ)周期課件102連續(xù)地址分布在相鄰的不同模塊內(nèi)，而同一模塊內(nèi)的地址都是不連續(xù)的。在理想情況下，如果程序段和數(shù)據(jù)塊都連續(xù)地在主存中存放和讀取，那么，這種編址方式將大大地提高主存的有效訪問速度。M個(gè)交叉模塊的使用率是變化的，大約在之間。例如，在大型計(jì)算機(jī)中M取16至32，則平均有效存取時(shí)間至少可以縮短到單存儲(chǔ)體的1／4至1／6。高檔微機(jī)M值可取2或4。

連續(xù)地址分布在相鄰的不同模塊內(nèi)，而同一模塊內(nèi)的地址都是不連續(xù)103

一般模塊數(shù)M取2的m次冪，但有的機(jī)器采用質(zhì)數(shù)個(gè)模塊，如我國銀河機(jī)的M為31，其硬件實(shí)現(xiàn)比較復(fù)雜，要有大套專門邏輯電路，用來從主存的物理地址計(jì)算出存儲(chǔ)體的模塊號(hào)和塊內(nèi)地址。但這種辦法可以減少存儲(chǔ)器沖突，只有當(dāng)連續(xù)訪存的地址間隔是M或M的倍數(shù)時(shí)才會(huì)產(chǎn)生沖突，這種情況的出現(xiàn)機(jī)會(huì)是很少的。一般模塊數(shù)M取2的m次冪，但有的機(jī)器采用質(zhì)數(shù)個(gè)模塊，如1044.6.2重疊與交叉存取控制

多體交叉存儲(chǔ)模塊可以有兩種不同的方式進(jìn)行訪問：同時(shí)訪問:所有模塊同時(shí)啟動(dòng)一次存儲(chǔ)周期，相對(duì)各自的數(shù)據(jù)寄存器并行地讀出或?qū)懭胄畔ⅲ煌瑫r(shí)訪問要增加數(shù)據(jù)總線寬度,但能一次提供多個(gè)數(shù)據(jù)或多條指令。交叉訪問:M個(gè)模塊按一定的順序輪流啟動(dòng)各自的訪問周期，啟動(dòng)兩個(gè)相鄰模塊的最小時(shí)間間隔等于單模塊訪問周期的1／M。4.6.2重疊與交叉存取控制多體交叉存儲(chǔ)模塊可以105每一存儲(chǔ)模塊本身來說，對(duì)它的連續(xù)兩次訪問時(shí)間間隔仍等于單模塊訪問周期,但每隔一個(gè)T/M就有一個(gè)數(shù)據(jù)存取。

每一存儲(chǔ)模塊本身來說，對(duì)它的連續(xù)兩次訪問時(shí)間間隔仍等于單模塊106CPU和IOP(輸入輸出處理機(jī))對(duì)存儲(chǔ)器的訪問是由主存控制部件控制的。當(dāng)CPU發(fā)出讀或?qū)懻?qǐng)求操作時(shí)，由交叉編址位選擇存儲(chǔ)體。并查詢?cè)擉w控制部件中的“忙”觸發(fā)器(BUSYi,j=0～3)是否為“1”。當(dāng)該觸發(fā)器為“1”時(shí)，表示存儲(chǔ)體正在進(jìn)行讀或?qū)懖僮?，需要等待這次操作結(jié)束后將“忙”觸發(fā)器置“0”，才能響應(yīng)新的讀或?qū)懻?qǐng)求。當(dāng)存儲(chǔ)體完成讀寫操作時(shí)，向CPU發(fā)出“回答”信號(hào)。如果CPU還要繼續(xù)讀、寫操作，則將下一個(gè)地址碼及其讀、寫命令送至存儲(chǔ)控制部件，重復(fù)上述過程。CPU和IOP(輸入輸出處理機(jī))對(duì)存儲(chǔ)器的訪問是由主存107

由于CPU和IOP共享主存，或多處理機(jī)共享主存的原因，訪問主存儲(chǔ)器的請(qǐng)求源來自多方面，因此可能出現(xiàn)幾個(gè)請(qǐng)求源同時(shí)訪問同一個(gè)存儲(chǔ)體的情況。出現(xiàn)這種沖突情況時(shí)，存儲(chǔ)體只能先滿足其中一個(gè)請(qǐng)求源的要求，然后再滿足其他請(qǐng)求源的要求，這就需要經(jīng)過一個(gè)排隊(duì)線路，先處理排隊(duì)優(yōu)先的請(qǐng)求源提出的要求。由于CPU和IOP共享主存，或多處理機(jī)共享主存的原因，108本章重難點(diǎn)1、主存的地位，操作（與CPU的連接）2、RAM存儲(chǔ)單元的工作原理3、存儲(chǔ)芯片的內(nèi)部組成、外部特征4、半導(dǎo)體存儲(chǔ)器的組成本章重難點(diǎn)1、主存的地位，操作（與CPU的連接）109作業(yè)(P126)從網(wǎng)上收集最新的存儲(chǔ)技術(shù)的資料。發(fā)送到hxy@作業(yè)(P126)110第4章主存儲(chǔ)器4.1主存儲(chǔ)器概述4.2讀/寫存儲(chǔ)器4.3非易失性存儲(chǔ)器4.4DRAM的研制與發(fā)展4.5半導(dǎo)體存儲(chǔ)器的組成與控制4.6多體交叉存儲(chǔ)器第4章主存儲(chǔ)器4.1主存儲(chǔ)器概述111本章重難點(diǎn)1、主存的地位，操作（與CPU的連接）2、RAM存儲(chǔ)單元的工作原理3、存儲(chǔ)芯片的內(nèi)部組成、外部特征4、半導(dǎo)體存儲(chǔ)器的組成本章重難點(diǎn)1、主存的地位，操作（與CPU的連接）112以存儲(chǔ)器為中心的雙總線結(jié)構(gòu)CPUM接口接口I／OI／O系統(tǒng)總線存儲(chǔ)總線CPU2以存儲(chǔ)器為中心的雙總線結(jié)構(gòu)CPUM接口接口I／OI／O系統(tǒng)總1134.1主存儲(chǔ)器概述一、主存儲(chǔ)器處于全機(jī)中心地位現(xiàn)代計(jì)算機(jī)中主存處于全機(jī)中心地位的原因是：

(1)當(dāng)前計(jì)算機(jī)正在執(zhí)行的程序和數(shù)據(jù)(除了暫存于CPU寄存器以外的所有原始數(shù)據(jù)、中間結(jié)果和最后結(jié)果)均存放在存儲(chǔ)器中。CPU直接從存儲(chǔ)器取指令或存取數(shù)據(jù)。

4.1主存儲(chǔ)器概述一、主存儲(chǔ)器處于全機(jī)中心地位114(2)計(jì)算機(jī)系統(tǒng)中輸入輸出設(shè)備數(shù)量增多，數(shù)據(jù)傳送速度加快，因此采用了直接存儲(chǔ)器存取(DMA)技術(shù)和輸入輸出通道技術(shù)，在存儲(chǔ)器與輸入輸出系統(tǒng)之間直接傳送數(shù)據(jù)。(3)共享存儲(chǔ)器的多處理機(jī)的出現(xiàn)，利用存儲(chǔ)器存放共享數(shù)據(jù)，并實(shí)現(xiàn)處理機(jī)之間的通信，更加強(qiáng)了存儲(chǔ)器作為全機(jī)中心的作用。

(2)計(jì)算機(jī)系統(tǒng)中輸入輸出設(shè)備數(shù)量增多，數(shù)據(jù)傳送速度加快，因115

現(xiàn)在大部分計(jì)算機(jī)中還設(shè)置有輔助存儲(chǔ)器(簡稱輔存)或外存儲(chǔ)器(簡稱外存)，通常用來存放主存的副本和當(dāng)前不在運(yùn)行的程序和數(shù)據(jù)。在程序執(zhí)行過程中，每條指令所需的數(shù)據(jù)及取下一條指令的操作都不能直接訪問輔助存儲(chǔ)器。

由于中央處理器是高速器件，而主存的讀寫速度則慢得多，不少指令的執(zhí)行速度與主存儲(chǔ)器技術(shù)的發(fā)展密切相關(guān)?，F(xiàn)在大部分計(jì)算機(jī)中還設(shè)置有輔助存儲(chǔ)器(簡稱輔存)或外116二、主存儲(chǔ)器分類存儲(chǔ)器的器件和介質(zhì)的要求:(1)有兩個(gè)穩(wěn)定的物理狀態(tài)；(2)滿足一些技術(shù)上的要求；便于與電信號(hào)轉(zhuǎn)換，便于讀寫、速度高、容量大和可靠性高等。(3)價(jià)格。目前的計(jì)算機(jī)都使用半導(dǎo)體存儲(chǔ)器。二、主存儲(chǔ)器分類存儲(chǔ)器的器件和介質(zhì)的要求:117主存儲(chǔ)器的類型：

(1)隨機(jī)存儲(chǔ)器(簡稱RAM)隨機(jī)存儲(chǔ)器(又稱讀寫存儲(chǔ)器)指通過指令可以隨機(jī)地、個(gè)別地對(duì)各個(gè)存儲(chǔ)單元進(jìn)行訪問，一般訪問所需時(shí)間基本固定，而與存儲(chǔ)單元地址無關(guān)。

(2)只讀存儲(chǔ)器(簡稱ROM)只讀存儲(chǔ)器是一種對(duì)其內(nèi)容只能讀不能寫入的存儲(chǔ)器，在制造芯片時(shí)預(yù)先寫入內(nèi)容。它通常用來存放固定不變的程序、漢字宇型庫、字符及圖形符號(hào)等。由于它和讀寫存儲(chǔ)器分享主存儲(chǔ)器的同一個(gè)地址空間，故仍屬于主存儲(chǔ)器的一部分。主存儲(chǔ)器的類型：118(3)可編程序的只讀存儲(chǔ)器(簡稱PROM)一次性寫入的存儲(chǔ)器，寫入后，只能讀出其內(nèi)容，而不能再進(jìn)行修改。(4)可擦除可編程序只讀存儲(chǔ)器(簡稱EPROM)可用紫外線擦除其內(nèi)容的PROM，擦除后可再次寫入。(5)可用電擦除的可編程只讀存儲(chǔ)器(簡稱E2PROM)

可用電改寫其內(nèi)容的存儲(chǔ)器，近年來發(fā)展起來的快擦型存儲(chǔ)器(flashmemory)具有E2PROM的特點(diǎn)。

(3)可編程序的只讀存儲(chǔ)器(簡稱PROM)119

“非易失性存儲(chǔ)器”---即使停電，仍能保持其內(nèi)容,如:ROM,

PROM,EPROM,E2PROM“易失性存儲(chǔ)器”

---停電后，其內(nèi)容要丟失.如:RAM“非易失性存儲(chǔ)器”---即使停電，仍能保持其內(nèi)容,如:R120三、主存儲(chǔ)器的主要技術(shù)指標(biāo)

主存儲(chǔ)器的主要性能指標(biāo)為主存容量、存儲(chǔ)器存取時(shí)間和存儲(chǔ)周期時(shí)間。

三、主存儲(chǔ)器的主要技術(shù)指標(biāo)主存儲(chǔ)器的主要性能指121存儲(chǔ)字:計(jì)算機(jī)可尋址的最小信息單位.字長:一個(gè)存儲(chǔ)字所包括的二進(jìn)制位數(shù)。訪問存儲(chǔ)器單位:

字可尋址,字節(jié)可尋址.主存儲(chǔ)器的容量:以字或字節(jié)為單位來表示主存儲(chǔ)器存儲(chǔ)單元的總數(shù).格式:字長*字?jǐn)?shù)(位/字節(jié)).例:1K*4(位)地址二進(jìn)制位數(shù)=Log2字?jǐn)?shù)=log21K=10

數(shù)據(jù)二進(jìn)制位數(shù)=字長=4存儲(chǔ)字:計(jì)算機(jī)可尋址的最小信息單位.122

存取時(shí)間(memoryaccesstime)又稱存儲(chǔ)器訪問時(shí)間，是指從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間。

存儲(chǔ)周期(memorycycletime)指連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作(例如連續(xù)兩次讀操作)所需間隔的最小時(shí)間。通常，存儲(chǔ)周期略大于存取時(shí)間，其差別與主存儲(chǔ)器的物理實(shí)現(xiàn)細(xì)節(jié)有關(guān)。存取時(shí)間(memoryaccesstime)又稱存123四、主存儲(chǔ)器的基本操作

主存儲(chǔ)器用來暫時(shí)存儲(chǔ)CPU正在使用的指令和數(shù)據(jù)，它和CPU的關(guān)系最為密切。主存儲(chǔ)器和CPU的連接由總線支持連接形式如圖。

四、主存儲(chǔ)器的基本操作主存儲(chǔ)器用來暫時(shí)存儲(chǔ)CPU正124CPU與主存之間采取異步工作方式，以ready信號(hào)表示一次訪存操作的結(jié)束。CPU與主存之間采取異步工作方式，以ready信號(hào)表示一次訪1254.2讀/寫存儲(chǔ)器(即隨機(jī)存儲(chǔ)(RAM))半導(dǎo)體存儲(chǔ)器工藝雙極型MOS型TTL型ECL型速度很快、功耗大、容量小電路結(jié)構(gòu)PMOSNMOSCMOS功耗小、容量大工作方式靜態(tài)MOS動(dòng)態(tài)MOS存儲(chǔ)信息原理靜態(tài)存儲(chǔ)器SRAM動(dòng)態(tài)存儲(chǔ)器DRAM（雙極型、靜態(tài)MOS型）：依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機(jī)制存儲(chǔ)信息。（動(dòng)態(tài)MOS型）：依靠電容存儲(chǔ)電荷的原理存儲(chǔ)信息。功耗較大,速度快,作Cache。功耗較小,容量大,速度較快,作主存。（靜態(tài)MOS除外）4.2讀/寫存儲(chǔ)器(即隨機(jī)存儲(chǔ)(RAM))半導(dǎo)體存儲(chǔ)器工藝126一、靜態(tài)MOS存儲(chǔ)單元與存儲(chǔ)芯片1.六管單元（1）組成T1、T3：MOS反相器Vcc觸發(fā)器T3T1T4T2T2、T4：MOS反相器T5T6T5、T6：控制門管ZZ：字線，選擇存儲(chǔ)單元位線，完成讀/寫操作WWW、W：（2）定義“1”：T1導(dǎo)通，T2截止；“0”：T1截止，T2導(dǎo)通。一、靜態(tài)MOS存儲(chǔ)單元與存儲(chǔ)芯片1.六管單元（1）組成T1127（3）工作T5、T6Z：加高電平，（4）保持只要電源正常，保證向?qū)ü芴峁╇娏?，便能維持一管導(dǎo)通，另一管截止的狀態(tài)不變，∴稱靜態(tài)。VccT3T1T4T2T5T6ZWW導(dǎo)通，選中該單元。寫入：在W、W上分別加高、低電平，寫0；反之寫1。讀出：根據(jù)W上有電流讀1，W上有電流讀0。Z：加低電平，T5、T6截止，該單元未選中，保持原狀態(tài)。靜態(tài)單元是非破壞性讀出，讀出后不需重寫。（3）工作T5、T6Z：加高電平，（4）保持只要電源正常，保1282.地址譯碼系統(tǒng)

(1)．單譯碼方式：2.地址譯碼系統(tǒng)(1)．單譯碼方式：129(2).雙譯碼方式：（行列譯碼方式）(2).雙譯碼方式：（行列譯碼方式）130下面是使用上述單元組成的16*1的靜態(tài)存儲(chǔ)器結(jié)構(gòu)圖：WE=0執(zhí)行寫操作WE=1執(zhí)行讀操作DIN為寫入數(shù)據(jù)DOUT為讀出數(shù)據(jù)0001101111100100下面是使用上述單元組成的16*1的靜態(tài)存儲(chǔ)器結(jié)構(gòu)圖：WE131地址端：（2）內(nèi)部尋址邏輯2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9~A0（入）數(shù)據(jù)端：D3~D0（入/出）控制端：片選CS=0選中芯片=1未選中芯片寫使能WE=0寫=1讀電源、地尋址空間1K，存儲(chǔ)矩陣分為4個(gè)位平面，每面1K×1位。3.存儲(chǔ)芯片例.SRAM芯片2114（1K×4位）（1）外特性地址端：（2）內(nèi)部尋址邏輯2114（1K×4）191018A132X0每面矩陣排成64行×16列。行譯碼6位行地址X63列譯碼Y0Y15Xi讀/寫線路YiWWWW兩級(jí)譯碼一級(jí)：地址譯碼，選擇字線、位線。二級(jí)：一根字線和一組位線交叉，選擇一位單元。4位列地址64×1664×1664×1664×161K1K1K1KX0每面矩陣排成64行×16列。行譯碼6位行地址X63列133(2)開關(guān)特性靜態(tài)存儲(chǔ)器的片選、寫允許、地址和寫入數(shù)據(jù)在時(shí)間配合上有一定要求。描述這些配合要求的參數(shù)以及輸出傳輸延遲有很多種。了解這些參數(shù)對(duì)于正確使用存儲(chǔ)器是很重要的。下面介紹這些參數(shù)。(2)開關(guān)特性靜態(tài)存儲(chǔ)器的片選、寫允許、地址和寫入數(shù)134①讀周期的參數(shù)

根據(jù)地址和片選信號(hào)建立時(shí)間的先后不同，有兩種讀數(shù)時(shí)間。若片選信號(hào)先建立，其輸入輸出波形如圖4．5(a)所示；若地址先建立，其輸入輸出波形如圖4．5(b)所示。和它相對(duì)應(yīng)的參數(shù)有：地址讀數(shù)時(shí)間taAdr片選讀時(shí)間taCS片禁止到輸出的傳輸延遲tPLHCS→Dout地址對(duì)片選的建立時(shí)間tSUAdr→CS①讀周期的參數(shù)根據(jù)地址和片選信號(hào)建立時(shí)間的先后不同，有兩135存儲(chǔ)周期課件136②寫周期的參數(shù)地址對(duì)寫允許WE的建立時(shí)間tSUAdr，地址對(duì)寫允許WE的保持時(shí)間thAdr，片選對(duì)寫控制的建立時(shí)間tsuCS和保持時(shí)間thCS輸入數(shù)據(jù)對(duì)寫允許的建立時(shí)間tsuDIN數(shù)據(jù)對(duì)寫允許的保持時(shí)間thDIN最小寫允許寬度tWWE②寫周期的參數(shù)地址對(duì)寫允許WE的建立時(shí)間tSUAdr，137在WE=0期間不允許地址發(fā)生變化在WE=0期間不允許地址發(fā)生變化138存儲(chǔ)原理：將存儲(chǔ)信息以電荷的形式存于電容上，不需要電源持續(xù)供電，可以是MOS柵極電容，也可以是專用的MOS電容。電容充至高電平為1，放至低電平為0。不需雙穩(wěn)態(tài)電路，充電后MOS管可以斷開，電荷的泄漏極少，這降低了芯片的功耗。DRAM集成度增大，每片容量大，功耗小。當(dāng)MOS管斷開，有電荷泄露，時(shí)間長，放電后難以識(shí)別所存儲(chǔ)的信息，因此經(jīng)過一定時(shí)間需要對(duì)存1的電容重新充電，即需要刷新。2．動(dòng)態(tài)存儲(chǔ)器(DRAM)存儲(chǔ)原理：2．動(dòng)態(tài)存儲(chǔ)器(DRAM)139(1)三管存儲(chǔ)單元和存儲(chǔ)器原理組成:T1,T2,T3,C定義:1:C有電荷0:C上無電荷工作:

讀出:讀出數(shù)據(jù)線預(yù)充電至高電位，然后讀出選擇線來高電位，用讀出數(shù)據(jù)線的有/無變低來表示1/0.

寫入:寫入選擇線高.寫1:寫入數(shù)據(jù)線高,C充電寫0:寫入數(shù)據(jù)線低,C放電(1)三管存儲(chǔ)單元和存儲(chǔ)器原理組成:T1,T2,T3,C140++--字線位線寫1：使位線為低電平，若CS上無電荷，則VDD向CS充電；若CS上有電荷，則CS無充放電動(dòng)作。寫0：使位線為高電平，若CS上無電荷，則CS無充放電動(dòng)作，

若CS上有電荷，則CS把所存電放完。讀操作：首先使位線充電至高電平，當(dāng)字線來高電平后，T導(dǎo)通，①若CS上無電荷，則位線上無電位變化(讀出為0)；

②

若CS上有電荷則會(huì)放電，并使位線電位由高變低，接在位線上的讀出放大器會(huì)感知這種變化，讀出為1。VDDCS柵極T源極漏極充電放電定義：“0”：Cs無電荷“1”：Cs有電荷(2)單管單元的讀寫原理++--字線位寫1：使位線為低電平，若CS上無電141++--VDDCS字線位線T寫1：使位線為低電平，低若CS上無電荷，則VDD向CS充電；把1信號(hào)寫入了電容CS中。若CS上有電荷，則CS的電荷不變，保持原記憶的1信號(hào)不變。++--VDDCS字線位T寫1：使位線為低電平，142++--VDDCS字線位線T寫1：使位線為低電平，低若CS上有電荷，則CS的電荷不變，保持原記憶的1信號(hào)不變。++--VDDCS字線位T寫1：使位線為低電平，143++--VDDCS字線位線T高寫0：使位線為高電平，若CS上有電荷，則CS通過T放電；若CS上無電荷，則CS無充放電動(dòng)作，保持原記憶的0信號(hào)不變。把0信號(hào)寫入了電容CS中。++--VDDCS字線位T高寫0：使位線為高電平，144VDDCS字線位線T高寫0：使位線為高電平，當(dāng)字線變高電平后，若CS上無電荷，則CS無充放電動(dòng)作，保持原記憶的0信號(hào)不變。VDDCS字線位T高寫0：使位線為高電平，當(dāng)字線變高電平145++--VDDCS字線位線T接在位線上的讀出放大器會(huì)感知這種變化，讀出為1。高，T導(dǎo)通，高讀操作：首先使位線充電至高電平，當(dāng)字線來高電平后，T導(dǎo)通，低①

若CS上無電荷，則位線上無電位變化，讀出為0；②

若CS上有電荷，則會(huì)放電，并使位線電位由高變低，++--VDDCS字線位T接在位線上的讀出放大器會(huì)感知這種146保持Z：加低電平，T截止，該單元未選中，保持原狀態(tài)。單管單元是破壞性讀出，讀出后需重寫。保持Z：加低電平，T截止，該單元未選中，保持原狀態(tài)。單管單元147單管單元的優(yōu)點(diǎn):線路簡單，單元占用面積小，因此容量大，速度快。單管單元的缺點(diǎn)：讀出是破壞性的，故讀出后要立即對(duì)單元進(jìn)行“重寫”，以恢復(fù)原信息；單元讀出信號(hào)很小，要求有高靈敏度的讀出放大器。單管單元的優(yōu)點(diǎn):線路簡單，單元占用面積小，因此容量大，速度快148下面以16KXl動(dòng)態(tài)存儲(chǔ)器為例介紹動(dòng)態(tài)存儲(chǔ)器的原理。下面以16KXl動(dòng)態(tài)存儲(chǔ)器為例介紹動(dòng)態(tài)存儲(chǔ)器的原理。149地址端：2164（64K×1）18916VccCASDoA6A3A4A5A7A7~A0（入）數(shù)據(jù)端：Di（入）控制端：片選寫使能WE=0寫=1讀電源、地空閑/刷新DiWERASA0A2A1GND分時(shí)復(fù)用，提供16位地址。Do（出）行地址選通RAS列地址選通CAS：=0時(shí)A7~A0為行地址高8位地址：=0時(shí)A7~A0為列地址低8位地址1腳未用，或在新型號(hào)中用于片內(nèi)自動(dòng)刷新。(3)存儲(chǔ)芯片舉例:地址端：2164（64K×1）18916VccCASDo150(4)再生(刷新)原因：DRAM是通過把電荷充積到MOS管的柵極電容或?qū)ｉT的MOS電容中去來實(shí)現(xiàn)信息存儲(chǔ)的。但是由于電容漏電阻的存在，隨著時(shí)間的增加，其電荷會(huì)逐漸漏掉，從而使存儲(chǔ)的信息丟失。為了保證存儲(chǔ)信息不遭破壞，必須在電荷漏掉以前就進(jìn)行充電，以恢復(fù)原來的電荷。定義：把這一充電過程稱為再生，或稱為刷新。對(duì)于DRAM，再生一般應(yīng)在小于或等于2ms的時(shí)間內(nèi)進(jìn)行一次。SRAM則不同，由于SRAM是以雙穩(wěn)態(tài)電路為存儲(chǔ)單元的，因此它不需要再生。(4)再生(刷新)原因：DRAM是通過把電荷充積到MOS管的151

DRAM采用“讀出”方式進(jìn)行再生。單管單元的讀出是破壞性的(若單元中原來充有電荷，讀出時(shí)，Cs放電)，而接在單元數(shù)據(jù)線上的讀放是一個(gè)再生放大器，在讀出的同時(shí)，讀放又使該單元的存儲(chǔ)信息自動(dòng)地得以恢復(fù)。由于DRAM每列都有自己的讀放，因此，只要依次改變行地址，輪流對(duì)存儲(chǔ)矩陣的每一行所有單元同時(shí)進(jìn)行讀出，當(dāng)把所有行全部讀出一遍，就完成了對(duì)存儲(chǔ)器的再生(這種再生稱行地址再生)。DRAM采用“讀出”方式進(jìn)行再生。152動(dòng)態(tài)存儲(chǔ)器的刷新1.刷新定義和原因定期向電容補(bǔ)充電荷刷新動(dòng)態(tài)存儲(chǔ)器依靠電容電荷存儲(chǔ)信息。平時(shí)無電源供電，時(shí)間一長電容電荷會(huì)泄放，需定期向電容補(bǔ)充電荷，以保持信息不變。動(dòng)態(tài)存儲(chǔ)器的刷新1.刷新定義和原因定期向電容補(bǔ)充電荷刷新動(dòng)態(tài)153注意刷新與重寫的區(qū)別。破壞性讀出后重寫，以恢復(fù)原來的信息?！白x出”方式的刷新2.最大刷新間隔（刷新周期）在此期間，必須對(duì)所有動(dòng)態(tài)單元刷新一遍。各動(dòng)態(tài)芯片可同時(shí)刷新，片內(nèi)按行刷新非破壞性讀出的動(dòng)態(tài)M，需補(bǔ)充電荷以保持原來的信息。刷新邏輯(專門處理)2ms3.刷新方法（按行讀）。注意刷新與重寫的區(qū)別。破壞性讀出后重寫，以恢復(fù)原來的信息。154對(duì)主存的訪問由CPU提供行、列地址，隨機(jī)訪問2ms內(nèi)集中安排所有刷新周期。CPU訪存：4.刷新周期的安排方式死區(qū)用在實(shí)時(shí)要求不高的場(chǎng)合。動(dòng)態(tài)芯片刷新：由刷新地址計(jì)數(shù)器提供行地址，定時(shí)刷新（1）集中刷新R/W刷新R/W刷新2ms50ns對(duì)主存的訪問由CPU提供行、列地址，隨機(jī)訪問2ms內(nèi)集中安排155例如，一個(gè)存儲(chǔ)器有1024行，系統(tǒng)工作周期為2OOns。RAM刷新周期為2ms。這樣，在每個(gè)刷新周期內(nèi)共有10000個(gè)工作周期，其中用于再生的為1024個(gè)工作周期，用于讀